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參數(shù)資料
| 型號： | M2S56D30AKT-75 |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 32M X 8 DDR DRAM, 0.75 ns, PDSO64 |
| 封裝： | 0.40 MM PITCH, STSOP-64 |
| 文件頁數(shù)： | 13/41頁 |
| 文件大?。?/td> | 638K |
| 代理商： | M2S56D30AKT-75 |
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20
DDR SDRAM
E0338M10 (Ver.1.0)
(Previous Rev.1.54E)
Jan. '03 CP(K)
M2S56D20/ 30/ 40ATP
256M Double Data Rate Synchronous DRAM
M2S56D20/ 30/ 40AKT
AC TIMING REQUIREMENTS (1/2)
(TA=0 to 70oC, VDD = VDDQ = 2.5V +0.2V, VSS = VSSQ = 0V, unless otherwise noted)
Min.
Max
Min.
Max
Min.
Max
tAC
DQ Output Valid data delay time from CLK//CLK
-0.70
0.70
-0.75
0.75
-0.75
0.75
ns
tDQSCK DQ Output Valid data delay time from CLK//CLK
-0.60
0.60
-0.75
0.75
-0.75
0.75
ns
tCH
CLK High level width
0.45
0.55
0.45
0.55
0.45
0.55
tCK
tCL
CLK Low level width
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CL=2.5
6
15
7.5
15
7.5
15
ns
CL=2
7.5
15
7.5
15
10
15
ns
tDS
Input Setup time (DQ,DM)
0.45
0.5
ns
26,27
tDH
Input Hold time(DQ,DM)
0.45
0.5
ns
26,27
tDIPW DQ and DM input pulse width (for each input)
1.75
ns
tHZ
Data-out-high impedance time from CLK//CLK
-0.70
0.70
-0.75
0.75
-0.75
0.75
ns
14
tLZ
Data-out-low impedance time from CLK//CLK
-0.70
0.70
-0.75
0.75
-0.75
0.75
ns
14
tDQSQ DQ Valid data delay time from DQS
0.45
0.5
ns
tHP
Clock half period
tCLmin
or
tCHmin
tCLmin
or
tCHmin
tCLmin
or
tCHmin
ns
tQH
Output DQS valid window
tHP-
tQHS
tHP-
tQHS
tHP-
tQHS
ns
tQHS
Data Hold Skew Factor
0.55
0.75
tCK
tDQSS Write command to first DQS latching transition
0.75
1.25
0.75
1.25
0.75
1.25
tCK
tDQSH DQS input High level width
0.35
tCK
tDQSL DQS input Low level width
0.35
tCK
tDSS
DQS falling edge to CLK setup time
0.2
tCK
tDSH
DQS falling edge hold time from CLK
0.2
tCK
tMRD
Mode Register Set command cycle time
12
15
ns
tWPRES Write preamble setup time
0
ns
16
tWPST Write postamble
0.4
0.6
0.4
0.6
0.4
0.6
tCK
15
tWPRE Write preamble
0.25
tCK
tIH
Address and Control input hold time(fast slew rate)
0.75
0.9
ns
23,25
tIS
Address and Control input hold time(fast slew rate)
0.75
0.9
ns
23,25
tIH
Address and Control input hold time(Slow slew rate)
0.8
0.9
ns
24,25
tIS
Address and Control input hold time(Slow slew rate)
0.8
0.9
ns
24,25
tRPST Read postamble
0.4
0.6
0.4
0.6
0.4
0.6
tCK
tRPRE Read preamble
0.9
1.1
0.9
1.1
0.9
1.1
tCK
Unit
Notes
tCK
CLK cycle time
Symbol
AC Characteristics Parameter
-75A
-75
-60
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M2V56S30ATP-6 | 32M X 8 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| M30-6000206 | 2 CONTACT(S), MALE, STRAIGHT TWO PART BOARD CONNECTOR, SURFACE MOUNT |
| M30-6000406 | 4 CONTACT(S), MALE, STRAIGHT TWO PART BOARD CONNECTOR, SURFACE MOUNT |
| M30-6001106 | 11 CONTACT(S), MALE, STRAIGHT TWO PART BOARD CONNECTOR, SURFACE MOUNT |
| M30-6011006 | 20 CONTACT(S), MALE, STRAIGHT TWO PART BOARD CONNECTOR, SURFACE MOUNT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M2S56D30AKT-75A | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:256M Double Data Rate Synchronous DRAM |
| M2S56D30AKT-75AL | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:256M Double Data Rate Synchronous DRAM |
| M2S56D30AKT-75L | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:256M Double Data Rate Synchronous DRAM |
| M2S56D30ATP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:256M Double Data Rate Synchronous DRAM |
| M2S56D30ATP-10 | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:256M Double Data Rate Synchronous DRAM |
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