參數(shù)資料
型號(hào)： MB-91110PMT2
元件分類： 微控制器/微處理器
英文描述： 32-BIT, MROM, 50 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 264/452頁(yè)
文件大?。?/td> 6219K
代理商： MB-91110PMT2
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312
CHAPTER 13 DMA CONTROLLER (DMAC)
Bit 30: (Reserved)
The read value is not defined.
Bit 29: PAUS (Pause)
This bit suspends DMA transfer on the corresponding channel. Once this bit has been set,
the transfer request input is masked for no DMA transfer until the bit is cleared again.
If the DMAC is activated with this bit set to 1, the corresponding channel is suspended.
When this bit is 1, any new transfer request becomes invalid. The transfer does not start
even when the bit is cleared.
0: Enable DMA transfer on corresponding channel (Initial value)
1: Pause DMA transfer on corresponding channel
Reset initializes this bit to 0.
This bit can be read and written.
Bit 28: STRG (Software Trigger)
This bit controls the generation of a DMA transfer request on the corresponding channel.
When this bit is set to 1, a transfer request is generated at the end of register write and
transfer starts on the corresponding channel.
If the corresponding channel is not active, however, changing the bit setting produces no
effect.
If transfer request issue by this bit is simultaneous with DMA activation by the DMAE bit, the
issued request becomes valid and starts transfer. If transfer request issued by this bit is
simultaneous with the setting of the PAUS bit, the issue transfer request becomes invalid.
Even when the PAUS bit is returned to 0, no transfer request is generated.
0: Invalid setting not affecting operation (Initial value)
1: Generate DMA transfer request
Reset initializes this bit to 0.
The read value is always 0.
The only write value is 1 and writing 0 does not affect operation.
Bit 27: (Reserved)
The read value is not defined.
Bits 26 to 24: DSS2 to DSS0 (DMA Stop Status)
These bits present a three-bit code (end code) indicating the stop or end resource of DMA
transfer on the corresponding channel. Table 13.3.1 lists the meanings of the end codes.
*1 Type of request that can be generated
Table 13.3-1 Stop or End Resources of DMA Transfer
DSS2 to DSS0
Stop/end resource
Interrupt (*1)
0
Reset (including hardware standby)
No
0
1
Normal termination (completion of specified operation)
End
0
1
0
Address error (overflow or underflow)
Error
0
1
Peripheral stop request (detection of peripheral error)
Error
1
0
Transfer pause (temporary bus transfer to interrupt)
No
相關(guān)PDF資料
PDF描述
MB86602CPF SCSI BUS CONTROLLER, PQFP100
MB86604LPFV SCSI BUS CONTROLLER, PQFP100
MB86605PMT SCSI BUS CONTROLLER, PQFP144
MB86606PMT SCSI BUS CONTROLLER, PQFP144
MB86612 2 CHANNEL(S), 98.304M bps, SERIAL COMM CONTROLLER, PQFP100
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MB911110PMT2 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller
MB91121 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller
MB91121PFV 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller CMOS
MB91133 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller
MB91133PBT 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller
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