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參數(shù)資料
| 型號： | MB-91110PMT2 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 50 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 298/452頁 |
| 文件大?。?/td> | 6219K |
| 代理商： | MB-91110PMT2 |
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343
13.4 Operations of the DMA Controller
timing when the external WRX output is negated at the last destination access. However, since
the external bus unit has a write buffer, the DMA controller operations and external access
timings must be synchronized.
Therefore, even when DREQ is negated earlier, the data
already accepted in the buffer may be transferred.
Figure 13.4-10 Shortest Timing from DREQ Negation until Transfer Stop (External Source and
Destination)
r Transfer from inside
Since there is no reference signal output to outside, this timing cannot be prescribed.
The
timing is as prescribed above if either object of transfer is external access.
To stop a
continuous transfer request at an accurate timing, set the number of transfer blocks slightly
greater and negate DREQ at the start of the last block transfer (assertion of external WRX or
RDX output). In either case, it is difficult to stop transfer accurately by DREQ negation because
the external bus unit and DMA controller are not completely synchronous.
s Shortest Time from DREQ Input until Transfer Start
Start transfer at least three system clock cycles (three CLK output cycles) later.
However,
consider this as a reference value because it is affected by the contents of other transfers in
most cases.
The value cannot be guaranteed as the AC standard.
Figure 13.4-11 Shortest Timing from DREQ0/1/2 Input until Transfer Start
s DREQ0/1/2 Input Timing for Continuous Transfer on the Same Channel
r Burst, step, block, or continuous transfer
Continuous transfer on the same channel by DREQ0/1/2 input may not work as expected.
For example, to clear a request held inside at the end of the transfer after the start of CH2
transfer from DREQ2, DREQ may be asserted again at the earliest timing to clear the request
held inside at the end of transfer. However, the detection of a transfer request from another
channel is effective for at least one system clock cycle (one CLK output cycle). Consequently, a
transfer request from another channel will be processed if it has a higher priority.
Even when DREQ is asserted again earlier, the assertion will be ignored because the current
transfer has not yet finished.
If there is no transfer request from another channel, asserting DREQ at the same time with the
CLK
address
DA1
SA2(Last )
DA2(Last )
Stop
RDX
WRnX
DREQ0,1
CLK
address
SA
RDX
DREQ
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86602CPF | SCSI BUS CONTROLLER, PQFP100 |
| MB86604LPFV | SCSI BUS CONTROLLER, PQFP100 |
| MB86605PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86606PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86612 | 2 CHANNEL(S), 98.304M bps, SERIAL COMM CONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB911110PMT2 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91121 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller |
| MB91121PFV | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller CMOS |
| MB91133 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91133PBT | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
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