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參數(shù)資料
| 型號： | MB-91110PMT2 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 50 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 297/452頁 |
| 文件大?。?/td> | 6219K |
| 代理商： | MB-91110PMT2 |
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342
CHAPTER 13 DMA CONTROLLER (DMAC)
13.4.11 Supplemental Explanations on External Pins and Internal
Operation Timings
This section explains the external pins and internal operation timings about the
following:
Minimum effective pulse width of input into DREQ0 to DREQ2
Input negate timings of DREQ0 to DREQ2 when continuous transfer request is
stopped
Shortest time from DREQ input pin to transfer start
DREQ0/1/2 input timings for successive transfer on the same channel
DACK0/1/2 output timings
DEOP0/1/2 output timings
Another transfer request during transfer
Transfer between external I/O and external memory
AC characteristics of DMA controller
s Minimum Effective Pulse Width of Input into DREQ0 to DREQ2
For burst, step, block, or continuous transfer, the minimum effective pulse width should be two
system clock cycles (=1/2
θ, two CLK output cycles). The DACK0/1/2 output does not indicate
the acceptance of DREQ0/1/2 input (see "DREQ0/1/2 input timings for continuous transfer on
the same channel).
The DREQ0/1/2 input is always accepted and held inside. Therefore, DREQ0/1/2 input need
not be held until the DACK0/1/2 output is asserted.
s Input Negate Timings of DREQ0/1/2 when Continuous Transfer Request is Stopped
r Transfer from outside (with wait)
If the transfer source is outside, the AC standard cannot be guaranteed.
DREQ should be
negated at least three system clock cycles (three CLK output cycles) earlier than the timing
when the external RDX output is negated at the last source access. If DREQ is negated later,
even the next transfer may be processed.
Even when DREQ is negated, the transfer does not stop until the unit of transfer in the block
size is finished.
Figure 13.4-9 Shortest Timing from DREQ Negation until Transfer Stop (External Source)
If the destination is outside, this timing cannot be prescribed. As in the previous section, DREQ
should be negated at least four system clock cycles (four CLK output cycles) earlier than the
CLK
address
SA(Last )
RDX
DREQ0,1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86602CPF | SCSI BUS CONTROLLER, PQFP100 |
| MB86604LPFV | SCSI BUS CONTROLLER, PQFP100 |
| MB86605PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86606PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86612 | 2 CHANNEL(S), 98.304M bps, SERIAL COMM CONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB911110PMT2 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91121 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller |
| MB91121PFV | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller CMOS |
| MB91133 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91133PBT | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
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