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參數(shù)資料
| 型號： | MC68000 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | 集成多協(xié)議處理器用戶手冊 |
| 文件頁數(shù)： | 175/480頁 |
| 文件大?。?/td> | 1815K |
| 代理商： | MC68000 |
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Communications Processor (CP)
MOTOROLA
MC68302 USER’S MANUAL
4-55
counter (NOSEC).
6. IDLE Sequence. Receive IDLE (preamble) is detected by the UART controller when a
character with 9 to 13 consecutive ones (depending on the UM1–UM0, SL, PEN, and
CL bits in the UART mode register) is received. When an IDLE sequence is received,
the channel starts to count the number of IDLE sequences received. If it reaches the
MAX_IDL value, the buffer is closed and an RX interrupt is generated (if enabled). The
counter is reset every time a character is received.
7. BREAK Sequence. A BREAK sequence is detected by the UART receiver when a
character with zero value and framing error is received. When a BREAK sequence is
received, the channel will increment the BRKEC counter, close the buffer, set the BR
bit (if a buffer was currently open), and generate a BRK interrupt (if enabled). Also, if
the channel was in the middle of buffer processing, the buffer is closed and an RX is
generated (if enabled). A long break sequence only increments the counter once.
Error Counters
The UART maintains four 16-bit (modulo–2**16) error counters for the receive portion of
each UART controller. They can be initialized by the user when the channel is disabled.
The counters are as follows:
PAREC—Parity Error Counter
FRMEC—Framing Error Counter
NOSEC—Noise Error Counter
BRKEC—BREAK Error Counter
4.5.11.12 Fractional Stop Bits
The UART transmitter can be programmed to transmit fractional stop bits. Three bits in the
SCC data synchronization register (DSR) are used to program the length of the last stop bit
transmitted. These DSR bits may be modified at any time. If two stop bits are transmitted,
only the second one is affected. Idle characters are always transmitted as full-length char-
acters. In UART mode, bits 14–12 in the DSR are now decoded as follows:
14–12 of DSR
111
110
Last Transmit Stop Bit
Last Transmit Stop Bit
16/16 (the default value after reset)
15/16
. . .
001
000
Last Transmit Stop Bit
Last Transmit Stop Bit
10/16
9/16
The setting of the DSR in combination with the setting of the CL bit in the UART mode reg-
ister causes the number of stop bits transmitted to be either 9/16 to 1 or 1-9/16 to 2 stop bits.
The UART receiver can always receive fractional stop bits. The next character's start bit may
begin anytime after the 11th internal clock of the previous character's first stop bit (the UART
uses a 16x
clock).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68302PV16V | Integrated Multiprotocol Processor User’s Manual |
| MC68302PV20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC25 | Integrated Multiprotocol Processor User’s Manual |
| MC68302AD | Integrated Multiprotocol Processor with PCMCIA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68000FN10 | 制造商:Motorola Inc 功能描述:32-BIT, 10 MHz, MICROPROCESSOR, PQCC68 |
| MC68000FN12 | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000FN12F | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000FN8 | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000G8 | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 64 Pin, Plastic, DIP |
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