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參數(shù)資料
| 型號(hào)： | MC68000 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | 集成多協(xié)議處理器用戶手冊(cè) |
| 文件頁數(shù)： | 195/480頁 |
| 文件大?。?/td> | 1815K |
| 代理商： | MC68000 |
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Communications Processor (CP)
MOTOROLA
MC68302 USER’S MANUAL
4-75
ENC—Data Encoding Format
0 = Non-return to zero (NRZ). A one is a high level; a zero is a low level.
1 = Non-return to zero inverted (NRZI). A one is represented by no change in the level;
a zero is represented by a change in the level. The receiver decodes NRZI, but a
clock must be supplied. The transmitter encodes NRZI. During an idle condition,
with the FLG bit cleared, the line will be forced to a high state.
COMMON SCC MODE BITS—See 4.5.3 SCC Mode Register (SCM) for a description of the
DIAG1, DIAG0, ENR, ENT, MODE1, and MODE0 bits.
4.5.12.10 HDLC Receive Buffer Descriptor (Rx BD)
The HDLC controller uses the Rx BD to report information about the received data for each
buffer. The Rx BD is shown in Figure 4-26.
Figure 4-26. HDLC Receive Buffer Descriptor
An example of the HDLC receive process is shown in Figure 4-27. This shows the resulting
state of the Rx BDs after receipt of a complete frame spanning two receive buffers and a
second frame with an unexpected abort sequence. The example assumes that MRBLR = 8
in the SCC parameter RAM.
The first word of the Rx BD contains control and status bits. Bits 15–10 are written by the
user before the buffer is linked to the Rx BD table, and bits 5–0 are set by the CP following
frame reception. Bit 15 is set by the M68000 core when the buffer is available to the HDLC
controller; it is cleared by the HDLC controller when the buffer is full.
E—Empty
0 = The data buffer associated with this BD has been filled with received data, or data
reception has been aborted due to an error condition. The M68000 core is free to
examine or write to any fields of the BD.
1 = The data buffer associated with the BD is empty. This bit signifies that the BD and
its associated buffer are available to the HDLC controller. The M68000 core should
not write to any fields of this BD after it sets this bit. The empty bit will remain set
while the HDLC controller is currently filling the buffer with received data.
X—External Buffer
0 = The buffer associated with this BD is in internal dual-port RAM.
1 = The buffer associated with this BD is in external memory.
15
E
14
X
13
W
12
I
11
L
10
F
9
—
8
—
7
—
6
—
5
4
3
2
1
0
OFFSET + 0
OFFSET + 2
OFFSET + 4
LG
NO
AB
CR
OV
CD
DATA LENGTH
OFFSET +6
RX BUFFER POINTER (24-bits used, upper 8 bits must be 0)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68302PV16V | Integrated Multiprotocol Processor User’s Manual |
| MC68302PV20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC20 | Integrated Multiprotocol Processor User’s Manual |
| MC68302RC25 | Integrated Multiprotocol Processor User’s Manual |
| MC68302AD | Integrated Multiprotocol Processor with PCMCIA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68000FN10 | 制造商:Motorola Inc 功能描述:32-BIT, 10 MHz, MICROPROCESSOR, PQCC68 |
| MC68000FN12 | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000FN12F | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000FN8 | 制造商:Freescale Semiconductor 功能描述: 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 68 Pin, Plastic, PLCC |
| MC68000G8 | 制造商:Motorola Inc 功能描述:Microprocessor, 32 Bit, 64 Pin, Plastic, DIP |
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