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參數(shù)資料
| 型號(hào)： | MC68HC05L25PB |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQFP52 |
| 封裝： | TQFP-52 |
| 文件頁數(shù)： | 113/152頁 |
| 文件大?。?/td> | 897K |
| 代理商： | MC68HC05L25PB |
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Port B
MC68HC05L25 Data Sheet, Rev. 3.1
Freescale Semiconductor
63
7.3.5 I/O Pin Truth Tables
Table 7-7. PB0–PB3/FP24–FP21 I/O Pin Functions
DDR
Output
Latch
LCDCR
PBEL
BWOML
RBL
I/O Pin Modes
Access to
DDRB0–
DDRB3
Access to Data
Register Latch PB0–PB3
Read/Write
Read
Write
X
0
X
0
LCD FP Output
DDRB0–DDRB3
0
Latch2
XX
0
X
1
LCD FP Output,
Pullup3
DDRB0–DDRB3
0
Latch2
0
X
1
X
0
Port IN, Hi-Z
DDRB0–DDRB3
Pin
Latch2
0
X
1
X
1
Port IN, Pullup
DDRB0–DDRB3
Pin
Latch2
1
X
1
0
X
OUT, CMOS
DDRB0–DDRB3
Latch
Latch, Pin
1
0
1
X
OUT, OD
DDRB0–DDRB3
Latch
Latch, Pin
1
0
OUT, OD, Hi-Z
DDRB0–DDRB3
Latch
Latch, Pin
1
OUT, OD, Pullup
DDRB0–DDRB3
Latch
Latch, Pin
1. X is don’t care state.
2. Does not affect input, but is stored to data register latch
3. Do not turn on pullup R (RBL = 1) when using these pins as LCD ports.
Table 7-8. PB4–PB7/FP20–FP17 I/O Pin Functions
DDR
Output
Latch
LCDCR
PBEH
BWOMH
RBH
I/O Pin Modes
Access to
DDRB4–
DDRB7
Access to Data
Register Latch PB4–PB7
Read/Write
Read
Write
X
0
X
0
LCD FP Output
DDRB4–DDRB7
0
Latch2
XX
0
X
1
LCD FP Output,
Pullup3
DDRB4–DDRB7
0
Latch2
0
X
1
X
0
Port IN, Hi-Z
DDRB4–DDRB7
Pin
Latch2
0
X
1
X
1
Port IN, Pullup
DDRB4–DDRB7
Pin
Latch2
1
X
1
0
X
OUT, CMOS
DDRB4–DDRB7
Latch
Latch, Pin
1
0
1
X
OUT, OD
DDRB4–DDRB7
Latch
Latch, Pin
1
0
OUT, OD, Hi-Z
DDRB4–DDRB7
Latch
Latch, Pin
1
OUT, OD, Pullup
DDRB4–DDRB7
Latch
Latch, Pin
1. X is don’t care state.
2. Does not affect input, but is stored to data register latch
3. Do not turn on pullup R (RBH = 1) when using these pins as LCD ports.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC68HC05M4MFN | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC52 |
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參數(shù)描述 |
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