參數(shù)資料
型號(hào)： PCI1620PDV
英文描述： Controller Miscellaneous - Datasheet Reference
中文描述： 控制器雜項(xiàng)-數(shù)據(jù)表參考
文件頁(yè)數(shù)： 29/164頁(yè)
文件大?。?/td> 720K
代理商： PCI1620PDV
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2
–
13
Table 2
–
7. PCI System Terminals
TERMINAL
NAME
NO.
I/O
DESCRIPTION
PDV
GHK
GRST
177
C11
I
Global reset. When the global reset is asserted, the GRST signal causes the PCI1620 to place all output
buffers in a high-impedance state and reset all internal registers. When GRST is asserted, the device is
completely in its default state. For systems that require wake-up from D3, GRST normally is asserted only
during initial boot. PRST should be asserted during GRST and for resets subsequent to the initial GRST so
that PME context is retained during the transition from D3 to D0. For systems that do not require wake-up
from D3, GRST should be tied to PRST.
When the SUSPEND mode is enabled together with GRST, the device is protected from GRST; the internal
registers are not reset, but all outputs are placed in a high-impedance state.
PCLK
182
C10
I
PCI bus clock. PCLK provides timing for all transactions on the PCI bus. All PCI signals are sampled at the
rising edge of PCLK.
PRST
168
C13
I
PCI reset. When the PCI bus reset is asserted, PRST causes the PCI1620 to reset internal registers and
place all output buffers in a high-impedance state. When PRST is asserted, the device can generate the PME
signal only if it is enabled. After PRST is deasserted, the PCI1620 is in a default state.
When the SUSPEND mode is enabled together with PRST, the device is protected from PRST and the
internal registers are preserved, but all outputs are placed in a high-impedance state.
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