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參數(shù)資料
| 型號(hào)： | PCI4410A |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND OHCI CONTROLLER |
| 中文描述： | PC卡和OHCI控制器 |
| 文件頁數(shù)： | 146/198頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PCI4410A |
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8
–
12
8.18 Power Management Control and Status Register
The power management control and status register implements the control and status of the PCI power management
function. This register is not affected by the internally generated reset caused by the transition from the D3
hot
to D0
state. See Table 8
–
15 for a complete description of the register contents.
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Name
Power management control and status
Type
RC
R
R
R
R
R
R
R/W
R
R
R
R
R
R
R/W
R/W
Default
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Register:
Type:
Offset:
Default:
Power management control and status
Read-only, Read/Write, Read/Clear
48h
0000h
Table 8
–
15. Power Management Control and Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
15
PME_STS
RC
This bit is set to 1 when the PCI4410A device normally would be asserting the PME signal, independent of
the state of bit 8 (PME_ENB). This bit is cleared by a writeback of 1, which also clears the PME signal driven
by the PCI4410A device. Writing a 0 to this bit has no effect.
14
–
9
DYN_CTRL
R
Dynamic data control. This bit field returns 0s when read because the PCI4410A device does not report
dynamic data.
8
PME_ENB
R/W
When bit 8 = 1, PME assertion is enabled. When bit 8 = 0, PME assertion is disabled. This bit defaults to 0 if
the function does not support PME generation from D3cold. If the function supports PME from D3cold, then
this bit is sticky and must be explicitly cleared by the operating system each time it is initially loaded.
Functions that do not support PME generation from any D-state (that is, bits 15
–
11 in the power
management capabilities register (offset 46h, see Section 8.17) equal 00000b), may hardwire this bit to be
read-only, always returning a 0 when read by system software.
7
–
5
RSVD
R
Reserved. Bits 7
–
5 return 0s when read.
4
DYN_DATA
R
Dynamic data. This bit returns 0 when read because the PCI4410A device does not report dynamic data.
3
–
2
RSVD
R
Reserved. Bits 3 and 2 return 0s when read.
1
–
0
PWR_STATE
R/W
Power state. This two-bit field is used to set the PCI4410A device power state and is encoded as follows:
00 = Current power state is D0.
01 = Current power state is D1 (not supported by this device).
10 = Current power state is D2.
11 = Current power state is D3hot.
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