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參數(shù)資料
| 型號： | PCI4410A |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND OHCI CONTROLLER |
| 中文描述： | PC卡和OHCI控制器 |
| 文件頁數(shù)： | 148/198頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PCI4410A |
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8
–
14
8.20 PCI Miscellaneous Configuration Register
The PCI miscellaneous configuration register provides miscellaneous PCI-related configuration. See Table 8
–
17 for
a complete description of the register contents.
Bit
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Name
PCI miscellaneous configuration
Type
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
Default
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Name
PCI miscellaneous configuration
Type
R/W
R
R/W
R
R
R/W
R
R
R
R
R
R
R
R/W
R/W
R/W
Default
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
Register:
Type:
Offset:
Default:
PCI miscellaneous configuration
Read-only, Read/Write
F0h
0000 2400h
Table 8
–
17. PCI Miscellaneous Configuration Register Description
BIT
SIGNAL
TYPE
FUNCTION
31
–
16
RSVD
R
Reserved. Bits 31
–
16 return 0s when read.
15
PME_D3COLD
R/W
PME support from D3cold. This bit is used to program bit 15 (PME_D3COLD) in the power
management capabilities register (offset 46h, see Section 8.17). This bit retains state through
PRST and D3
–
D0 transitions.
14
RSVD
R
Reserved. Bit 14 returns 0 when read.
13
PME_SUPPORT_D2
R/W
PME support. This bit is used to program bit 13 (PME_SUPPORT_D2) in the power management
capabilities register (offset 46h, see Section 8.17). If wake up from the D2 power state
implemented in the PCI4410A device is not desired, this bit is cleared to indicate to
power-management software that wake-up from D2 is not supported. This bit retains state
through PRST and D3
–
D0 transitions.
12
–
11
RSVD
R
Reserved. Bits 12 and 11 return 0s when read.
10
D2_SUPPORT
R/W
D2 support. This bit is used to program bit 10 (D2_SUPPORT) in the power management
capabilities register (offset 46h, see Section 8.17). If the D2 power state implemented in the
PCI4410A device is not desired, this bit can be cleared to indicate to power-management
software that D2 is not supported. This bit retains state through PRST and D3
–
D0 transitions.
9
–
3
RSVD
R
Reserved. Bits 9
–
3 return 0s when read.
2
DISABLE_SCLKGATE
R/W
When this bit is set to 1, the internal SCLK runs identically with the chip input. This bit is a test
feature only and should be cleared to 0 (all applications).
1
DISABLE_PCIGATE
R/W
When this bit is set to 1, the internal PCI clock runs identically with the chip input. This bit is a test
feature only and should be cleared to 0 (all applications).
0
KEEP_PCLK
R/W
When this bit is set to 1, the PCI clock always is kept running through the CLKRUN protocol.
When this bit is cleared, the PCI clock can be stopped using CLKRUN.
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