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參數(shù)資料
| 型號： | PCI4410A |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND OHCI CONTROLLER |
| 中文描述： | PC卡和OHCI控制器 |
| 文件頁數(shù)： | 83/198頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PCI4410A |
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4
–
21
Table 4
–
10. Multifunction Routing Register Description (Continued)
BIT
SIGNAL
TYPE
FUNCTION
7
–
4
MFUNC1
R/W
Multifunction terminal 1 configuration. These bits control the internal signal mapped to the MFUNC1 terminal
as follows:
NOTE: When the serial bus mode is implemented by pulling up the VCCD0 and VCCD1 terminals, the
MFUNC1 terminal provides the SDA signaling.
0000 = GPI1
0001 = GPO1
0010 = D3_STAT
0011 = IRQ3
0100 = IRQ4
0101 = IRQ5
0110 = ZVSTAT
0111 = ZVSEL0
1000 = CAUDPWM
1001 = IRQ9
1010 = IRQ10
1011 = IRQ11
1100 = LED_SKT
1101 = IRQ13
1110 = GPE
1111 = IRQ15
3
–
0
MFUNC0
R/W
Multifunction terminal 0 configuration. These bits control the internal signal mapped to the MFUNC0 terminal
as follows:
0000 = GPI0
0100 = IRQ4
1000 = CAUDPWM
0001 = GPO0
0101 = IRQ5
1001 = IRQ9
0010 = INTA
0110 = ZVSTAT
1010 = IRQ10
0011 = IRQ3
0111 = ZVSEL0
1011 = IRQ11
1100 = LED_SKT
1101 = IRQ13
1110 = GPE
1111 = IRQ15
4.33 Retry Status Register
The retry status register enables the retry timeout counters and displays the retry expiration status. The flags are set
when the PCI4410A device retries a PCI or CardBus master request and the master does not return within 2
15
PCI
clock cycles. The flags are cleared by writing a 1 to the bit. These bits are expected to be incorporated into the
command, status, and bridge control registers by the PCI SIG. See Table 4
–
11 for a complete description of the
register contents.
Bit
7
6
5
4
3
2
1
0
Name
Retry status
Type
R/W
R/W
R
R
R/C
R
R/C
R
Default
1
1
0
0
0
0
0
0
Register:
Type:
Offset:
Default:
Retry status
Read-only, Read/Write, Read/Clear
90h
C0h
Table 4
–
11. Retry Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
7
PCIRETRY
R/W
PCI retry timeout counter enable. Bit 7 is encoded:
0 = PCI retry counter is disabled.
1 = PCI retry counter is enabled (default).
6
CBRETRY
R/W
CardBus retry timeout counter enable. Bit 6 is encoded:
0 = CardBus retry counter is disabled.
1 = CardBus retry counter is enabled (default).
5
–
4
RSVD
R
Reserved. Bits 5 and 4 return 0s when read.
3
TEXP_CB
R/C
CardBus target retry expired. Write a 1 to clear bit 3.
0 = Inactive (default)
1 = Retry has expired.
2
RSVD
R
Reserved. Bit 2 returns 0 when read.
1
TEXP_PCI
R/C
PCI target retry expired. Write a 1 to clear bit 1.
0 = Inactive (default)
1 = Retry has expired.
0
RSVD
R
Reserved. Bit 0 returns 0 when read.
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