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參數(shù)資料
| 型號(hào)： | PCI4410A |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND OHCI CONTROLLER |
| 中文描述： | PC卡和OHCI控制器 |
| 文件頁數(shù)： | 66/198頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PCI4410A |
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4
–
4
4.5
Status Register
The status register provides device information to the host system. Bits in this register can be read normally. A bit
in the status register is reset when a 1 is written to that bit location; a 0 written to a bit location has no effect. All bit
functions adhere to the definitions in the
PCI Local Bus Specification
. PCI bus status is shown through each function.
See Table 4
–
4 for the complete description of the register contents.
Bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Name
Status
Type
R/C
R/C
R/C
R/C
R/C
R
R
R/C
R
R
R
R
R
R
R
R
Default
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
Register:
Type:
Offset:
Default:
Status
Read-only, Read/Clear
06h
0210h
Table 4
–
4. Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
15
PAR_ERR
R/C
Detected parity error. Bit 15 is set when a parity error is detected (either address or data).
14
SYS_ERR
R/C
Signaled system error. Bit 14 is set when SERR is enabled and the PCI4410A device signals a system error
to the host.
13
MABORT
R/C
Received master abort. Bit 13 is set when a cycle initiated by the PCI4410A device on the PCI bus is
terminated by a master abort.
12
TABT_REC
R/C
Received target abort. Bit 12 is set when a cycle initiated by the PCI4410A device on the PCI bus is
terminated by a target abort.
11
TABT_SIG
R/C
Signaled target abort. Bit 11 is set by the PCI4410A device when it terminates a transaction on the PCI bus
with a target abort.
10
–
9
PCI_SPEED
R
DEVSEL timing. These bits encode the timing of DEVSEL and are hardwired 01b, indicating that the
PCI4410A device asserts PCI_SPEED at a medium speed on nonconfiguration cycle accesses.
8
DATAPAR
R/C
Data parity error detected.
0 = The conditions for setting bit 8 have not been met.
1 = A data parity error occurred, and the following conditions were met:
a. PERR was asserted by any PCI device, including the PCI4410A device.
b. The PCI4410A device was the bus master during the data parity error.
c. Bit 6 (PERR_EN) in the command register (PCI offset 04h, see Section 4.4) is set.
7
FBB_CAP
R
Fast back-to-back capable. The PCI4410A device cannot accept fast back-to-back transactions; therefore,
bit 7 is hardwired to 0.
6
UDF
R
User-definable feature support. The PCI4410A device does not support the user-definable features;
therefore, bit 6 is hardwired to 0.
5
66MHZ
R
66-MHz capable. The PCI4410A device operates at a maximum PCLK frequency of 33 MHz; therefore, bit
5 is hardwired to 0.
4
CAPLIST
R
Capabilities list. Bit 4 returns 1 when read. This bit indicates that capabilities, in addition to standard PCI
capabilities, are implemented. The linked list of PCI power management capabilities is implemented in this
function.
3
–
0
RSVD
R
Reserved. Bits 3
–
0 return 0s when read.
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