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參數(shù)資料
| 型號： | PCI4410A |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | PC CARD AND OHCI CONTROLLER |
| 中文描述： | PC卡和OHCI控制器 |
| 文件頁數(shù)： | 62/198頁 |
| 文件大?。?/td> | 892K |
| 代理商： | PCI4410A |
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3
–
24
The status and enable bits generate an event that allows the ACPI driver to call a control method associated with the
pending status bit. The control method can then control the hardware by manipulating the hardware control bits or
by investigating child status bits and calling their respective control methods. A hierarchical implementation would
be somewhat limiting, however, as upstream devices would have to remain in some level of power state to report
events.
For more information on ACPI, see the
Advanced Configuration and Power Interface (ACPI) Specification.
3.8.10 Master List of PME Context Bits and Global Reset-Only Bits
If the PME enable bit (PCI offset A4h, bit 8) is asserted, the assertion of PRST will not clear the following PME context
bits. If the PME enable bit is not asserted, the PME context bits are cleared with PRST. The PME context bits are:
Bridge control register (PCI offset 3Eh): bit 6
Power management control/status register (PCI offset A4h): bits 15, 8
ExCA power control register (ExCA offset 802h): bits 4, 3, 1, 0
ExCA interrupt and general control (ExCA offset 803h): bits 6, 5
ExCA card status change interrupt register (ExCA offset 805h): bits 3
–
0
CardBus socket event register (CardBus offset 00h): bits 3
–
0
CardBus socket mask register (CardBus offset 04h): bits 3
–
0
CardBus socket present state register (CardBus offset 08h): bits 13
–
10, 7, 5
–
0
CardBus socket control register (CardBus offset 10h): bits 6
–
4, 2
–
0
Global reset places all registers in their default state regardless of the state of the PME enable bit. The GRST signal
is gated only by the SUSPEND signal. This means that assertion of SUSPEND blocks the GRST signal internally,
thus preserving all register contents. The registers cleared by GRST are:
Subsystem ID/subsystem vendor ID (PCI offset 40h): bits 31
–
0
PC Card 16-bit legacy mode base address register (PCI offset 44h): bits 31
–
1
System control register (PCI offset 80h): bits 31
–
24, 22
–
14, 6
–
3, 1, 0
General status register (PCI offset 85h): bits 2
–
0
General control register (PCI offset 86h): bits 3, 1, 0
Multifunction routing register (PCI offset 8Ch): bits 27
–
0
Retry status register (PCI offset 90h): bits 7, 6, 3, 1
Card control register (PCI offset 91h): bits 7
–
5, 2
–
0
Device control register (PCI offset 92h): bits 7
–
0
Diagnostic register (PCI offset 93h): bits 7
–
0
Socket DMA register 0 (PCI offset 94h): bits 1
–
0
Socket DMA register 1 (PCI offset 98h): bits 15
–
4, 2
–
0
Power management capabilities register (PCI offset A2h): bit 15
General-purpose event enable register (PCI offset AAh): bits 15, 11, 8, 4
–
0
General-purpose output register (PCI offset AEh): bits 4
–
0
PCI miscellaneous configuration register (OHCI function, PCI offset F0h): bits 15, 13, 10, 2
–
0
Link enhancements register (OHCI function, PCI offset F4h): bits 13, 12, 9
–
7, 2, 1
GPIO control register (OHCI function, PCI offset FCh): bits 29, 28, 24, 21, 20, 16, 15, 13, 12, 8, 7, 5, 4, 0
Global unique ID low/high (OHCI function, PCI offset 24h
–
28h): bits 31
–
0
ExCA identification and revision register (ExCA offset 00h): bits 7
–
0
ExCA card status change register (ExCA offset 804h): bits 3
–
0
ExCA global control register (ExCA offset 1Eh): bits 3
–
0
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