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參數(shù)資料
| 型號： | PSB7110 |
| 廠商： | SIEMENS AG |
| 英文描述： | Enhanced ISDN Data Access Controller ISAR |
| 中文描述： | 增強(qiáng)綜合業(yè)務(wù)數(shù)字網(wǎng)的數(shù)據(jù)接入控制器專家組 |
| 文件頁數(shù)： | 63/164頁 |
| 文件大?。?/td> | 1173K |
| 代理商： | PSB7110 |
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_________________________________________________PSB 7110
Siemens Aktiengesellschaft
Page 63
3.5
SART Data
Data together with status information or control commands is exchanged by 2 types of operation, which are
described in the following two chapters.
The parameter MDS = 00 indicates that the message is related to the buffer as the user data is
transfered to and from the buffers.
However, the whole message is described as a SART message, since status information, originated
from the SART control unit and control information which is meant for the SART unit is transfered
along with it.
3.5.1
SART Status Events with Receive Data (ISAR
→
Host)
The SART receiver status, which is always data related, is passed to the host along with any data
transfer via the mailbox.
The SART status is coded in the CTRL MSB, while the CTRL LSB indicates the number of data
available in the mailbox .
Certain SART receive state changes cause an immediate buffer flush event to the associated
interface buffer, i.e. any time when such a state changes, all data in the internal FIFO buffer is
transfered to the host even if the buffer was not yet filled up to the programmed message length.
Most status bits are related to the last databyte of the mailbox (e.g. parity error). Others, like "frame
start" in HDLC mode are related to the first databyte in the mailbox.
If no bit is set, messages of the predefined length are transfered.
3.5.1.1
SART Status Events with Receive Data - HDLC (ISAR
→
Host)
7
6
5
4
3
2
1
0
DPS
MSC
MDS
IIS
1
0
0
0
0
0
15
-
14
FED
13
FSD
12
FAD
11
10
9
-
8
CTRL MSB
RER
CER
NMD
7
6
5
4
3
2
1
0
CTRL LSB
NOM
7
6
5
4
3
2
1
0
1. Parameter
1st databyte of the message
:
7
6
5
N-th databyte of the message
4
3
2
1
0
N. Parameter
DPS ... Datapath selection
01:
10:
path 1
path 2
A status information is valid, if the corresponding bit is set to "1":
FED ... Frame End detected
FSD ... Frame Start detected
FAD ... Frame Abort detected
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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