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參數(shù)資料
| 型號： | TFRA08C13 |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 112/188頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | TFRA08C13 |
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Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
112
L Lucent Technologies Inc.
Microprocessor Interface
(continued)
Microprocessor Interface Pinout Definitions
The Mode [1 and 3] specific pin definitions are given in Table 52. Note that the microprocessor interface uses the
same set of pins in all modes.
Table 52. Mode [1 and 3] Microprocessor Pin Definitions
1. INTERRUPT output is synchronous to the internal clock source RLCK-LIU. If RLCK_LIU is absent, the reference clock for interrupt timing
becomes an interval 2.048 MHz clock derived from the CHI clock.
2. In the default (reset) mode, INTERRUPT is active-high. It can be made active-low by setting register GREG4 bit 6 to 1.
3. The DTACK output is asynchronous to MPCLK.
4. See Table 2. Pin Descriptions.
5. MPCLK is needed if RDY output is required to be synchronous to MPCLK.
Microprocessor Clock (MPCLK) Specifications
The microprocessor interface is designed to operate at clock speeds up to 16 MHz without requiring any wait-
states. Wait-states may be needed if higher microprocessor clock speeds are required. The microprocessor clock
(MPCLK, pin AE10) specification is shown in Table 53. This clock must be supplied only if the RDY (MODE 3) is
required to be synchronous to MPCLK.
Table 53. Microprocessor Input Clock Specifications
Configuration
Pin
Number
Device Pin
Name
Generic
Pin Name
Pin_Type
Assertion
Sense
Function
Mode 1
V24
U26
WR_DS
RD_R/W
DS
R/W
Input
Input
Active-Low
—
Data Strobe
Read/Write
R/W = 1 => Read
R/W = 0 => Write
Address Strobe
Chip Select
Interrupt
U23
U25
AD9
ALE_AS
CS
INTERRUPT
AS
CS
Input
Input
Output
Active-Low
Active-Low
Active-High/
Low
2
Active-Low
—
—
—
Active-Low
Active-Low
Active-Low
Active-Low
Active-High/
Low
Active-High
—
—
—
INTERRUPT
1
V26
Note 4
Note 4
AE10
V24
U26
U23
U25
AD9
RDY_DTACK
D[7:0]
A[11:0]
MPCLK
WR_DS
RD_R/W
ALE_AS
CS
INTERRUPT
DTACK
3
D[7:0]
A[11:0]
MPCLK
WR
RD
ALE
CS
INTERRUPT
1
Output
I/O
Input
Input
Input
Input
Input
Input
Output
Data Acknowledge
Data Bus
Address Bus
Microprocessor Clock
Write
Read
Address Latch Enable
Chip Select
Interrupt
Mode 3
V26
Note 4
Note 4
AE10
RDY_DTACK
D[7:0]
A[11:0]
MPCLK
RDY
5
D[7:0]
A[11:0]
MPCLK
Output
I/O
Input
Input
Ready
Data Bus
Address Bus
Microprocessor Clock
Name
Symbol
Period and
Tolerance
T
rise
Typ
T
fall
Typ
Duty Cycle
Unit
Min High
12
Min Low
12
MPCLK
t1
30 to 323
2
2
ns
相關PDF資料 |
PDF描述 |
|---|---|
| TFRA08C13 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFS380C | VI TELEFILTER Filter specification |
| TFT0675F | Anti-Aliasing and Reconstruction TFT range |
| TFT0675S | Anti-Aliasing and Reconstruction TFT range |
| TFT1350F | Anti-Aliasing and Reconstruction TFT range |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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