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參數(shù)資料
| 型號： | TFRA08C13 |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 161/188頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | TFRA08C13 |
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Lucent Technologies Inc.
161
Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
Framer Register Architecture
(continued)
CHI Common Control Register (FRM_PR45)
These bits define the common attributes of the CHI for TCHIDATA, TCHIDATAB, RCHIDATA, and RCHDATAB. The
default value of this register is 00 (hex).
Table 150. CHI Common Control Register (FRM_PR45) (Y8D)
Bit
0
Symbol
HFLF
Description
High-Frequency/Low-Frequency PLLCK Clock Mode.
A 0 enables the low-frequency
PLLCK mode for the divide-down circuit in the internal phase-lock loop section (DS1
PLLCK = 1.544 MHz; CEPT PLLCK = 2.048 MHz). The divide-down circuit will produce
an 8 kHz signal on DIV-PLLCK, pin G25. A 1 enables the high-frequency PLLCK mode
for the divide-down circuit in the internal phase-lock loop section (DS1: PLLCK = 6.176
(4 x 1.544) MHz; CEPT: 8.192 (4 x 2.048) MHz). The divide-down circuit will produce a
32 kHz signal on DIV-PLLCK.
Concentration Highway Clock Mode.
A 0 enables the CHI clock frequency and CHI
data rate to be equal. Function of CMS = 1 is reserved. This control bit affects both the
transmit and receive interfaces.
Concentration Highway Interface Data Rate Select.
Bits
CHI Data Rate
2 3
0 0
2.048 Mbits/s
0 1
4.096 Mbits/s
1 0
8.192 Mbits/s
1 1
Reserved
Concentration Highway Master Mode.
A 0 enables external system’s frame synchroni-
zation signal (CHIFS) to drive the transmit path of the framer’s concentration highway
interface. A 1 enables the framer’s transmit concentration interface to generate a system
frame synchronization signal derived from the receive line interface. The framer’s system
frame synchronization signal is generated on the CHIFS output pin. Applications using
the receive line clock as the reference clock signal of the system are recommended to
enable this mode and use the CHIFS signal generated by the framer. The receive CHI
path is not affected by this mode.
Reserved.
Write to 0.
Highway Enable.
A 1 in this bit position enables transmission to the concentration high-
way. This allows the TFRA08C13 to be fully configured before transmission to the high-
way. A 0 forces the idle code as defined in register FRM_PR22 to be transmitted to the
line in all payload time slots and the transmit CHI pin is forced to a high-impedance state
for all CHI transmitted time slots.
1
CMS
2—3
CDRS0—
CDRS1
4
CHIMM
5—6
7
—
HWYEN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TFRA08C13 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFS380C | VI TELEFILTER Filter specification |
| TFT0675F | Anti-Aliasing and Reconstruction TFT range |
| TFT0675S | Anti-Aliasing and Reconstruction TFT range |
| TFT1350F | Anti-Aliasing and Reconstruction TFT range |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TFRA08C13-DB | 制造商:AGERE 制造商全稱:AGERE 功能描述:TFRA08C13 OCTAL T1/E1 Framer |
| TFRA28J133BAL-1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecomm/Datacomm |
| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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