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參數(shù)資料
| 型號： | TFRA08C13 |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 149/188頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | TFRA08C13 |
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Lucent Technologies Inc.
149
Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
Framer Register Architecture
(continued)
Framer FDL Control Command Register (FRM_PR21)
The default value of this register is 00 (hex).
Table 129. Framer FDL Control Command Register (FRM_PR21) (Y75)
Framer Transmit Line Idle Code Register (FRM_PR22)
The value programmed in this register is transmitted as the line idle code. The default value is 7F (hex).
Table 130. Framer Transmit Line Idle Code Register (FRM_PR22) (Y76)
Framer System Stuffed Time-Slot Code Register (FRM_PR23)
The value programmed in this register is transmitted in the stuffed time slots on the CHI in the DS1 modes. The
default value is 7F (hex).
Table 131. Framer System Stuffed Time-Slot Code Register (FRM_PR23) (Y77)
Bit
0
1
2
3
4
5
Symbol
—
—
—
—
TFDLLAIS
TFDLSAIS
Description
Reserved.
Must be set to 0.
Reserved.
Must be set to 0.
Reserved.
Must be set to 0.
Reserved.
Must be set to 0.
Transmit Facility Data Link AIS to the Line.
A 1 sends AIS in the line side data link.
Transmit Facility Data Link AIS to the System.
A 1 sends AIS in the system data link
side.
Transmit FDL Control Bit.
A 0 enables the transmission of the FDL bit from the internal
FDL-HDLC unit (default). A 1 enables the transmission of the FDL bit from the TFDL
input or from the internal transmit stack depending on the state of FRM_PR29
bit 5—bit 7. When the SLC-96 stack transmission is enabled (register FRM_PR26
bit 5—bit 7 = x10 (binary), the FDL bit is sourced from the SLC-96 transmit stack (regis-
ter FRM_PR31—FRM_PR35). Otherwise, it is sourced from TFDL.
Transmit ESF_PRM C/R = 1 (TC/R = 1).
A 0 transmits the ESF performance report mes-
sage with the C/R bit = 0. (See ANSIT1.403-1995 for the PRM structure and content.) A
1 transmits the ESF performance report message with the C/R bit = 1.
6
TFDLC
7
TC/R=1
Bit
0—7
Symbol
TLIC0—TLIC7
Description
Transmit Line Idle Code 0—7.
These 8 bits define the idle code transmitted to the
line.
Bit
0—7
Symbol
SSTSC0—
SSTSC7
Description
System Stuffed Time-Slot Code 0—7.
These 8 bits define the idle code transmitted
in the stuffed time slots to the system CHI.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TFRA08C13 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFS380C | VI TELEFILTER Filter specification |
| TFT0675F | Anti-Aliasing and Reconstruction TFT range |
| TFT0675S | Anti-Aliasing and Reconstruction TFT range |
| TFT1350F | Anti-Aliasing and Reconstruction TFT range |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFRA84J131BL-3-DB | 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA |
| TFRA84J13DS0 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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