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參數(shù)資料
| 型號(hào)： | TFRA08C13 |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 20/188頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | TFRA08C13 |
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Preliminary Data Sheet
October 2000
TFRA08C13 OCTAL T1/E1 Framer
20
L Lucent Technologies Inc.
Pin Information
(continued)
Table 2. Pin Descriptions
(continued)
Pins
Symbol
Type
*
Description
D5
L1
V3
AC10
W26
K23
A20
D7
F25
PLLCK[1]
PLLCK[2]
PLLCK[3]
PLLCK[4]
PLLCK[5]
PLLCK[6]
PLLCK[7]
PLLCK[8]
LOPLLCK
I
Transmit Framer Phase-Locked Line Interface Clock.
Clock signal
used to time the transmit framer. This signal must be phase-locked to
CHICK clock signal. In DS1 frame formats, PLLCK can be a low-
frequency signal (1.544 MHz) or a high frequency signal (6.176 MHz).
In CEPT frame formats, PLLCK can be a low-frequency signal
(2.048 MHz) or a high-frequency signal (8.192 MHz).
O
Loss of PLLCK Clock.
This pin is asserted high when the PLLCK
clock does not toggle for a 250 μs interval. This pin is deasserted
250
μ
s after the first edge of PLLCK (see Table 66. Global Control Reg-
ister (GREG8) (008)).
Transmit Framer Line Interface Clock.
Optional 1.544 MHz DS1 or
2.048 MHz output signal from the transmit framer. TND and TPD data
changes on the rising edge of TLCK.
F1
R4
AE3
AF19
AE26
R26
E23
C12
G1
U1
AD4
AC19
AE22
T26
E25
A12
G2
U2
AE4
AE20
AF22
R25
E26
B11
TLCK[1]
TLCK[2]
TLCK[3]
TLCK[4]
TLCK[5]
TLCK[6]
TLCK[7]
TLCK[8]
TPD[1]
TPD[2]
TPD[3]
TPD[4]
TPD[5]
TPD[6]
TPD[7]
TPD[8]
TND[1]
TND[2]
TND[3]
TND[4]
TND[5]
TND[6]
TND[7]
TND[8]
O
O
Transmit Line Interface Positive-Rail Data.
This signal is the transmit
framer positive NRZ output data. Data changes on the rising edge of
TLCK. In the single-rail mode, TPD = transmit framer data.
O
Transmit Line Interface Negative-Rail Data.
This signal is the trans-
mit framer negative NRZ output data. Data changes on the rising edge
of TLCK. In the single-rail mode, TND = 0.
* I
u
indicates an internal pull-up, I
d
indicates an internal pull-down.
After RESET is deasserted, the channel is in the default framing mode, as a function of the DS1/CEPT pin.
Asserting this pin low will initially force RDY to a low state.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TFRA08C13 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| TFS380C | VI TELEFILTER Filter specification |
| TFT0675F | Anti-Aliasing and Reconstruction TFT range |
| TFT0675S | Anti-Aliasing and Reconstruction TFT range |
| TFT1350F | Anti-Aliasing and Reconstruction TFT range |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| TFRA84J13 | 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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