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參數(shù)資料
| 型號： | TMX320TCI6482 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 188/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482 |
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www.ti.com
8.13.1 McBSP Device-Specific Information
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
The CLKS signal is shared by both McBSP0 and McBSP1 on this device. Also, the CLKGDV field of the
Sample Rate Generator Register (SRGR) must always be set to a value of 1 or greater.
The McBSP Data Receive Register (DRR) and Data Transmit Register (DXR) can be accessed through
two separate busses: a configuration bus and a data bus. Both paths can be used by the CPU and the
EDMA. The data bus should be used to service the McBSP as this path provides better performance.
However, since the data path shares a bridge with the PCI, UTOPIA, and VLYNQ peripherals (see
Figure 4-1
), the configuration path should be used in cases where these peripherals are being used to
avoid any performance degradation. Note that the PCI and VLYNQ peripherals consist of an independent
master and slave. Performance degradation is only a concern when these peripherals are used to initiate
transactions on the external bus.
8.13.1.1
McBSP Peripheral Register Description(s)
Table 8-57. McBSP 0 Registers
HEX ADDRESS RANGE
ACRONYM
REGISTER NAME
COMMENTS
The CPU and EDMA3
controller can only read
this register; they cannot
write to it.
028C 0000
DRR0
McBSP0 Data Receive Register via Configuration Bus
3000 0000
028C 0004
3000 0010
028C 0008
028C 000C
028C 0010
028C 0014
028C 0018
DRR0
DXR0
DXR0
SPCR0
RCR0
XCR0
SRGR0
MCR0
McBSP0 Data Receive Register via EDMA3 Bus
McBSP0 Data Transmit Register via Configuration Bus
McBSP0 Data Transmit Register via EDMA Bus
McBSP0 Serial Port Control Register
McBSP0 Receive Control Register
McBSP0 Transmit Control Register
McBSP0 Sample Rate Generator register
McBSP0 Multichannel Control Register
McBSP0 Enhanced Receive Channel Enable
Register 0 Partition A/B
McBSP0 Enhanced Transmit Channel Enable
Register 0 Partition A/B
McBSP0 Pin Control Register
McBSP0 Enhanced Receive Channel Enable
Register 1 Partition C/D
McBSP0 Enhanced Transmit Channel Enable
Register 1 Partition C/D
McBSP0 Enhanced Receive Channel Enable
Register 2 Partition E/F
McBSP0 Enhanced Transmit Channel Enable
Register 2 Partition E/F
McBSP0 Enhanced Receive Channel Enable
Register 3 Partition G/H
McBSP0 Enhanced Transmit Channel Enable
Register 3 Partition G/H
Reserved
028C 001C
RCERE00
028C 0020
XCERE00
028C 0024
PCR0
028C 0028
RCERE10
028C 002C
XCERE10
028C 0030
RCERE20
028C 0034
XCERE20
028C 0038
RCERE30
028C 003C
XCERE30
028C 0040 - 028F FFFF
-
C64x+ Peripheral Information and Electrical Specifications
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