參數(shù)資料
型號： TMX320TCI6482
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器
文件頁數(shù)： 249/255頁
文件大?。?/td> 1893K
代理商： TMX320TCI6482
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www.ti.com
8.23.3 IEEE 1149.1 JTAG
8.23.4 JTAG Peripheral Register Description(s)
8.23.5 JTAG Electrical Data/Timing
TCK
TDO
TDI/TMS/TRST
1
2
3
4
2
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
8.23.3.1
JTAG Device-Specific Information
8.23.3.1.1
IEEE 1149.1 JTAG Compatibility Statement
For maximum reliability, the TCI6482 DSP includes an internal pulldown (IPD) on the TRST pin to ensure
that TRST will always be asserted upon power up and the DSP's internal emulation logic will always be
properly initialized when this pin is not routed out. JTAG controllers from Texas Instruments actively drive
TRST high. However, some third-party JTAG controllers may not drive TRST high but expect the use of
an external pullup resistor on TRST. When using this type of JTAG controller, assert TRST to initialize the
DSP after powerup and externally drive TRST high before attempting any emulation or boundary scan
operations.
Table 8-120. Timing Requirements for JTAG Test Port (see
Figure 8-81
)
-850
A-1000
-1000
MIN
35
10
9
NO.
UNIT
MAX
1
3
4
t
c(TCK)
t
su(TDIV-TCKH)
t
h(TCKH-TDIV)
Cycle time, TCK
Setup time, TDI/TMS/TRST valid before TCK high
Hold time, TDI/TMS/TRST valid after TCK high
ns
ns
ns
Table 8-121. Switching Characteristics Over Recommended Operating Conditions for JTAG Test Port
(see
Figure 8-81
)
-850
A-1000
-1000
MIN
-3
NO.
PARAMETER
UNIT
MAX
2
t
d(TCKL-TDOV)
Delay time, TCK low to TDO valid
18
ns
Figure 8-81. JTAG Test-Port Timing
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C64x+ Peripheral Information and Electrical Specifications
249
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