參數(shù)資料
型號(hào)： TMX320TCI6482
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器
文件頁數(shù)： 62/255頁
文件大小： 1893K
代理商： TMX320TCI6482
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www.ti.com
3.4.2
Peripheral Configuration Register 0 Description
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
The Peripheral Configuration Register (PERCFG0) is used to change the state of the peripherals. One
write is allowed to this register within 16 SYSCLK3 cycles after the correct key is written to the PERLOCK
register.
NOTE
The instructions that write to the PERLOCK and PERCFG0 registers must be in the same
fetch packet if code is being executed from external memory. If the instructions are in
different fetch packets, fetching the second instruction from external memory may stall the
instruction long enough such that PERCFG0 register will be locked before the instruction
is executed.
31
30
29
28
27
26
25
24
SRIOCTL
Reserved
RSA1CTL
Reserved
RSA0CTL
Reserved
VLYNQCTL
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
23
22
21
20
19
18
17
16
Reserved
UTOPIACTL
Reserved
PCICTL
Reserved
HPICTL
Reserved
McBSP1CTL
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
15
14
13
12
11
10
9
8
Reserved
McBSP0CTL
Reserved
I2CCTL
Reserved
GPIOCTL
Reserved
TIMER1CTL
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
7
6
5
4
3
2
1
0
Reserved
TIMER0CTL
Reserved
EMACCTL
Reserved
VCPCTL
Reserved
TCPCTL
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
R/W-0
LEGEND:
R/W = Read/Write; -
n
= value after reset
Figure 3-4. Peripheral Configuration Register 0 (PERCFG0) - 0x02AC 0008
Table 3-7. Peripheral Configuration Register 0 (PERCFG0) Field Descriptions
Bit
31-30
Field
SRIOCTL
Value
Description
Mode control for SRIO. SRIO does not have a corresponding status bit in the Peripheral Status
Registers. Once SRIOCTL is set to 11b, the SRIO peripheral can be used within 16 SYSCLK3
cycles.
Set SRIO to disabled mode
Set SRIO to enabled mode
Reserved.
Mode control for RSA1
Set RSA1 to disabled mode
Set RSA1 to enabled mode
Reserved.
Mode control for RSA0
Set RSA0 to disabled mode
Set RSA0 to enabled mode
Reserved.
Mode control for VLYNQ
Set VLYNQ to disabled mode
Set VLYNQ to enabled mode
Reserved.
00b
11b
29
28
Reserved
RSA1CTL
0
1
27
26
Reserved
RSA0CTL
0
1
25
24
Reserved
VLYNQCTL
0
1
23
Reserved
Device Configuration
62
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PDF描述
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