參數(shù)資料
型號(hào)： TMX320TCI6482
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 28/255頁(yè)
文件大?。?/td> 1893K
代理商： TMX320TCI6482
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TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 2-3. Terminal Functions (continued)
SIGNAL
NAME
TYPE
(1)
IPD/IPU
(2)
DESCRIPTION
NO.
EMIFA (64-BIT) - CONTROL SIGNALS COMMON TO ALL TYPES OF MEMORY
V25
O/Z
IPD
EMIFA bank address control (ABA[1:0])
Active-low bank selects for the 64-bit EMIFA.
When interfacing to 16-bit Asynchronous devices, ABA1 carries bit 1 of the
byte address.
For an 8-bit Asynchronous interface, ABA[1:0] are used to carry bits 1 and
0 of the byte address
ABA1/EMIFA_EN
DDR2 Memory Controller enable (DDR2_EN) [
ABA0
]
0 - DDR2 Memory Controller peripheral pins are disabled (default)
1 - DDR2 Memory Controller peripheral pins are enabled
ABA0/DDR2_EN
V26
O/Z
IPD
EMIFA enable (EMIFA_EN) [
ABA1
]
0 - EMIFA peripheral pins are disabled (default)
1 - EMIFA peripheral pins are enabled
ACE5
ACE4
ACE3
ACE2
ABE7
ABE6
ABE5
ABE4
ABE3
ABE2
ABE1
ABE0
V27
V28
W26
W27
W29
K26
L29
L28
AA29
AA28
AA25
AA26
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
O/Z
IPU
IPU
IPU
IPU
IPU
IPU
IPU
IPU
IPU
IPU
IPU
IPU
EMIFA (64-BIT) - BUS ARBITRATION
IPU
EMIFA hold-request-acknowledge to the host
IPU
EMIFA hold request from the host
IPU
EMIFA bus request output
EMIFA (64-BIT) - ASYNCHRONOUS/SYNCHRONOUS MEMORY CONTROL
EMIFA external input clock. The EMIFA input clock (AECLKIN or SYSCLK4
N29
I
IPD
clock) is selected at reset via the pullup/pulldown resistor on the AEA[15] pin.
Note: AECLKIN is the default for the EMIFA input clock.
V29
O/Z
IPD
EMIFA output clock [at EMIFA input clock (AECLKIN or SYSCLK4) frequency]
Asynchronous memory write-enable/Programmable synchronous interface
AB25
O/Z
IPU
write-enable
K29
I
IPU
Asynchronous memory ready input
W25
O/Z
IPU
Asynchronous memory read/write
Y28
O/Z
IPU
Asynchronous/Programmable synchronous memory output-enable
Programmable synchronous address strobe or read-enable
For programmable synchronous interface, the R_ENABLE field in the Chip
Select x Configuration Register selects between ASADS and ASRE:
R26
O/Z
IPU
–
If R_ENABLE = 0, then the ASADS/ASRE signal functions as the
ASADS signal.
–
If R_ENABLE = 1, then the ASADS/ASRE signal functions as the
ASRE signal.
EMIFA memory space enables
Enabled by bits 28 through 31 of the word address
Only one pin is asserted during any external data access
Note: The TCI6482 device does
not
have ACE0 and ACE1 pins
EMIFA byte-enable control
Decoded from the low-order address bits. The number of address bits or
byte enables used depends on the width of external memory.
Byte-write enables for most types of memory.
AHOLDA
AHOLD
ABUSREQ
N26
R29
L27
O
I
O
AECLKIN
AECLKOUT
AAWE/ASWE
AARDY
AR/W
AAOE/ASOE
ASADS/ASRE
Device Overview
28
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相關(guān)PDF資料
PDF描述
TMX320TCI6482ZTZ Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZ8 Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZA Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZA8 Communications Infrastructure Digital Signal Processor
TMX380SRAFNL Communications Interface
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TMX320VC5402GGLL100 制造商:Rochester Electronics LLC 功能描述:- Bulk
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