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List of Illustrations
Title
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Terminal Assignments
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Figure
1–1
1–2
Page
1–3
1–4
Functional Block Diagram
2–1
2–2
2–3
Pixel Clock PLL and MCLK PLL Clocking Tree
DOTCLK/VCLK/RCLK/SCLK Relationship
Frame Buffer Timing Using SCLK (VCLK Latched Blank)
(SSRT Disabled, RCLK/SCLK Frequency = VCLK Frequency)
Frame Buffer Timing Using SCLK (LCLK Latched Blank)
(SSRT Disabled, RCLK Connected to LCLK)
Frame Buffer Timing With SSRT (VCLK Latched Blank)
(SSRT Enabled, RCLK/SCLK Frequency = VCLK Frequency)
Frame Buffer Timing Without Using SCLK
Loop Clock PLL Operation
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Frame Buffer Interface Typical Configuration
Frame Buffer Interface Alternate Configuration
2–10 Cursor-RAM Organization
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2–11 Common Sprite-Origin Settings
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2–12 Dual-Cursor Positioning
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2–13 One Possible Custom Cursor Creation
2–14 Overscan
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2–15 Equivalent Circuit of the Current Output (IOG)
2–16 Composite Video Output (With 7.5 IRE, 8-Bit Output)
2–17 Composite Video Output (With 0 IRE, 8-Bit Output)
2–18 Cursor Positioning
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2–8
2–11
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2–14
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2–4
2–14
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2–5
2–15
2–16
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2–18
2–18
2–29
2–30
2–31
2–31
2–35
2–38
2–39
2–39
2–55
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2–7
2–8
2–9
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3–1
3–2
3–3
MPU Interface Timing
Video Input/Output Timing
SFLAG Timing (When SSRT Function is Enabled)
3–7
3–8
3–9
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A–1
A–2
Typical Connection Diagram and Parts
Typical Component Placement With Split-Power Plane
A–3
A–4
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B–1
B–2
VCLK and SCLK Phase Relationship (Case 1)
VCLK and SCLK Phase Relationship (Case 2)
B–1
B–1
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C–1
Little-Endian and Big-Endian Mapping of 8-Bit/Pixel Pseudo-Color Data in
Memory to Monitor Screen
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C–2