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參數資料
| 型號： | XRT86VL34IB |
| 廠商： | EXAR CORP |
| 元件分類： | 數字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA225 |
| 封裝： | 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-225 |
| 文件頁數： | 49/156頁 |
| 文件大?。?/td> | 816K |
| 代理商： | XRT86VL34IB |
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XRT86VL34
44
REV. V1.2.0
QUAD T1/E1/J1 FRAMER/LIU COMBO - T1 REGISTER DESCRIPTION
1-0
TxIMODE[1:0]
R/W
00
Transmit Interface Mode selection
This bit determines the transmit interface speed. The exact function of these
two bits depends on whether Multiplexed mode is enabled or disabled.
Table 29 and Table 30 shows the functions of these two bits for non-multi-
plexed and multiplexed modes.:
T
ABLE
28: T
RANSMIT
I
NTERFACE
C
ONTROL
R
EGISTER
(TICR) H
EX
A
DDRESS
:0
X
n120
B
IT
F
UNCTION
T
YPE
D
EFAULT
D
ESCRIPTION
-O
PERATION
T
ABLE
29: T
RANSMIT
I
NTERFACE
S
PEED
W
HEN
M
ULTIPLEXED
M
ODE
IS
D
ISABLED
(T
X
MUXEN = 0)
T
X
IMODE[1:0]
T
RANSMIT
I
NTERFACE
S
PEED
00
1.544Mbit/s Base Rate Mode:
Transmit Backplane interface signals include:
TxSERCLK is an input or output clock at 1.544MHz
TxMSYNC is the superframe boundary at 3ms (ESF) or
1.5ms (SF)
TxSYNC is the single frame boundary at 125 us
TxSER is the base-rate data input
01
2.048Mbit/s (High-Speed MVIP Mode):
Transmit backplane interface signals include:
TxSERCLK is an input clock at 1.544MHz
TxMSYNC is the high speed input clock at 2.048MHz to
input high-speed data
TxSYNC can be configured as a single frame or super-
frame boundary, depending on the setting of bit 5 of reg-
ister 0xn109
TxSER is the high-speed data input
10
4.096Mbit/s High-Speed Mode:
Transmit Backplane interface signals include:
TxSERCLK is an input clock at 1.544MHz
TxMSYNC will become the high speed input clock at
4.096MHz to input high-speed data
TxSYNC can be configured as a single frame or super-
frame boundary, depending on the setting of bit 5 of reg-
ister 0xn109
TxSER is the high-speed data input
11
8.192Mbit/s High-Speed Mode:
Transmit Backplane interface signals include:
TxSERCLK is an input clock at 1.544MHz
TxMSYNC will become the high speed input clock at
8.192MHz to input high-speed data
TxSYNC can be configured as a single frame or super-
frame boundary, depending on the setting of bit 5 of reg-
ister 0xn109
TxSER is the high-speed data input
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PDF描述 |
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