- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄360546 > 79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R PDF資料下載
參數(shù)資料
| 型號(hào)： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 136/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT MIPS32 4Kc Processor Core
CP0 Registers
79RC32438 User Reference Manual
2 - 74
November 4, 2002
Notes
Fields
Description
Read/
Write
Reset
State
Name
Bit(s)
DBD
31
Indicates whether the last debug exception or excep-
tion in debug mode, occurred in a branch delay slot:
0: Not in delay slot
1: In delay slot
R
Undefined
DM
30
Indicates that the processor is operating in debug
mode:
0: Processor is operating in non-debug mode
1: Processor is operating in debug mode
R
0
R
29
Reserved. Must be written as zero; returns zero on
read.
R
0
LSNM
28
Controls access of load/store between dseg and
main memory:
0: Load/stores in dseg address range goes to dseg.
1: Load/stores in dseg address range goes to main
memory.
R/W
0
Doze
27
Indicates that the processor was in any kind of low
power mode when a debug exception occurred:
0: Processor not in low power mode when debug
exception occurred
1: Processor in low power mode when debug excep-
tion occurred
R
Undefined
Halt
26
Indicates that the internal system bus clock was
stopped when the debug exception occurred:
0: Internal system bus clock stopped
1: Internal system bus clock running
R
Undefined
CountDM
25
Indicates the Count register behavior in debug mode.
Encoding of the bit is:
0: Count register stopped in debug mode
1: Count register increments in debug mode
R/W
1
IBusEP
24
Instruction fetch Bus Error exception Pending. Set
when an instruction fetch bus error event occurs or if
a 1 is written to the bit by software. Cleared when a
Bus Error Exception on Instruction Fetch is taken by
the processor, and by reset. If IBusEP is set when
IEXI is cleared, a Bus Error exception on instruction
fetch is taken by the processor, and IBusEP is
cleared.
R/W1
0
R
23:22
Reserved. Must be written as zero; returns zero on
read.
R
0
DBusEP
21
Data access Bus Error exception Pending. Covers
imprecise bus errors on data access, similar to
behavior of IBusEP for imprecise bus errors on an
instruction fetch.
R/W1
0
Table 2.50 Debug Register Field Descriptions (Part 1 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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