- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄360546 > 79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R PDF資料下載
參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 43/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT RC32438 Device Overview
Pin Description
79RC32438 User Reference Manual
1 - 13
November 4, 2002
Notes
DDRDQS[3:0]
I/O
DDR Data Strobes.
DDR byte data strobes are used to clock data between
DDRs and the RC32438. These strobes are inputs during DDR reads and out-
puts during DDR writes.
DDRDQS[0] corresponds to DDRDATA[7:0].
DDRDQS[1] corresponds to DDRDATA[15:8].
DDRDQS[2] corresponds to DDRDATA[23:16].
DDRDQS[3] corresponds to DDRDATA[31:24].
DDROEN[3:0]
O
DDR Bus Switch Output Enables.
In systems that support data bus multiplex-
ing, these pins are used to enable external data bus switches.
DDRRASN
O
DDR Row Address Strobe.
DDR row address strobe is asserted during DDR
transactions.
DDRVREF
I
DDR Voltage Reference.
SSTL_2 DDR voltage reference generated by an
external source.
DDRWEN
O
DDR Write Enable.
DDR write enable which is asserted during DDR write trans-
actions.
PCI Bus
PCIAD[31:0]
I/O
PCI Multiplexed Address/Data Bus
. Address is driven by a bus master during
initial PCIFRAMEN assertion. Data is then driven by the bus master during
writes or by the bus target during reads.
PCICBEN[3:0]
I/O
PCI Multiplexed Command/Byte Enable Bus
. PCI command is driven by the
bus master during the initial PCIFRAMEN assertion. Byte enables are driven by
the bus master during subsequent data phase(s).
PCICLK
I
PCI Clock
. Clock used for all PCI bus transactions.
PCIDEVSELN
I/O
PCI Device Select
. This signal is driven by a bus target to indicate that the tar-
get has decoded the address as one of its own address spaces.
PCIFRAMEN
I/O
PCI Frame
. Driven by a bus master. Assertion indicates the beginning of a bus
transaction. Negation indicates the last datum.
PCIGNTN[3:0]
I/O
PCI Bus Grant
.
In PCI host mode with internal arbiter:
The assertion of these signals indicates to the agent that the internal RC32438
arbiter has granted the agent access to the PCI bus.
In PCI host mode with external arbiter:
PCIGNTN[0]: asserted by an external arbiter to indicate to the RC32438 that
access to the PCI bus has been granted.
PCIGNTN[3:1]: unused and driven high.
In PCI satellite mode:
PCIGNTN[0]: this signal is asserted by an external arbiter to indicate to the
RC32438 that access to the PCI bus has been granted.
PCIGNTN[1]: this signal takes on the alternate function of PCIEECS and is used
as a PCI Serial EEPROM chip select.
PCIGNTN[3:2]: unused and driven high.
Note
: When the GPIO register is programmed in the alternate function mode for
bits GPIO [26] and [28], these bits become PCIGNTN [4] and [5] respectively.
PCIIRDYN
I/O
PCI Initiator Ready
. Driven by the bus master to indicate that the current datum
can complete.
Signal
Type
Name/Description
Table 1.1 Pin Description (Part 3 of 9)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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