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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 69/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT MIPS32 4Kc Processor Core
Pipeline Description
79RC32438 User Reference Manual
2 - 7
November 4, 2002
Notes
Memory (M stage)
Align/Accumulate (A stage)
Writeback (W stage)
This pipeline allows the processor to achieve high frequency while minimizing device complexity,
reducing both cost and power consumption. The 4Kc core implements a “Bypass” mechanism that allows
the result of an operation to be sent directly to the instruction that needs it without having to write the result
to the register and then read it back.
Figure 2.3 shows the operations performed in each pipeline stage of the 4Kc processor.
Figure 2.3 4Kc Core Pipeline Stages
During the Instruction fetch stage:
An instruction is fetched from the instruction cache
The ITLB performs a virtual-to-physical address translation.
During the Execution stage:
Operands are fetched from the register file
Operands from M and A stage are bypassed to this stage
The Arithmetic Logic Unit (ALU) begins the arithmetic or logical operation for register-to-register
instructions
The ALU calculates the data virtual address for load and store instructions
The ALU determines whether the branch condition is true and calculates the virtual branch target
address for branch instructions
Instruction logic selects an instruction address
All multiply and divide operations begin in this stage.
During the Memory Fetch stage:
The arithmetic or logic ALU operation completes
The data cache fetch and the data virtual-to-physical address translation are performed for load
and store instructions
Data TLB and data cache lookup are performed and a hit/miss determination is made
A 16x16 or 32x16 MUL operation completes in the array and stalls for one clock in the M stage to
complete the carry-propagate-add in the M stage
A 32x32 MUL operation stalls for two clocks in the M stage to complete second cycle of the array
and the carry-propagate-add in the M stage
A 16x16 or 32x16 MULT/MADD/MSUB operation completes in the array
A 32x32 MULT/MADD/MSUB operation stalls for one clock in the MMDU stage of the MDU pipeline
to complete second cycle in the array
I
A->E Bypass
M->E Bypass
A->E Bypass
E
M
A
W
I-Cache
I-TLB
RegRd
I Dec
D-AC
I-AC1
I-AC2
ALU Op
D-Cache
D-TLB
Align
MUL
RegW
RegW
RegW
RegW
RegW
Mult, Macc 16x16, 32x16
CPA
CPA
Mult, Macc
32x32
Sign Adjust
Divide
I
M
I-AC2
D-AC
Align
MUL
I-TLB
I Dec
ALU Op
D-Cache
D-TLB
Divide
Mult, Macc
Sign Adjust
I-Cache
RegRd
I-AC1
RegW
CPA
: I$ Tag and Data read
: I-TLB Look-up
: Instruction Decode
: Register file read
: Instruction Address Calc stage 1 and 2
: Arithmetic Logic and Shift operations
: Data Address Calculation
: D$ Tag and Data read
: D-TLB Look-up
: Load data aligner
: Register file write or HI/LO write
: The MUL instr. Uses MDU-Pipeline write Reg file
: Carry Propagate Adder
: Multiply and Multiply Accumulate instructions
: Divide instructions
: Last stage of Divide is a sign adjustment
: One or more stall cycles.
相關PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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