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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 397/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT I2C Bus Interface
I2C Register Description
79RC32438 User Reference Manual
15 - 3
November 4, 2002
Notes
I
2
C Bus Data Input Register
Figure 15.3 I
2
C Bus Data Input Register (I2CDI)
MEN
Description:
Master Enable.
When the bus prescalar clock is running and this bit is set, the I
2
C bus master
interface is enabled. When this bit is cleared, the I
2
C bus master interface is disabled and all
commands written to the I2CMCMD register are ignored. When disabled, the SLC and SDA pins
are tri-stated by the I
2
C bus master interface. Disabling and then enabling the master interface
causes all logic associated with the master interface to be reset.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
SEN
Description:
Slave Enable.
When the bus prescalar clock is running and this bit is set, the I
2
C bus slave inter-
face is enabled. When this bit is cleared, the slave is disabled. When disabled, the slave does
not respond to any operations and the SLC and SDA pins are tri-stated. Disabling and then
enabling the slave interface causes all logic associated with the slave interface to be reset.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
IOM
Description:
Ignore Other Masters.
When this bit is set, the I
2
C bus master interface will arbitrate for the I
2
C
bus but will assume that it always wins arbitration. This mode is used for testing and may be set
in single master systems.
When this bit is cleared, the I
2
C bus master will arbitrate for the I
2
C bus, as outlined in
The I
2
C-
bus Specification, Version 2.0
, December 1998, Philips Semiconductor.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
DATA
Description:
Data.
This field is used to receive data from the I
2
C bus and always contains the last byte
present on the I
2
C bus. The most significant bit of this field contains the first bit received from the
I
2
C bus.
Initial Value:
Undefined
I2CDI
0
31
DATA
0
24
8
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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