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參數(shù)資料
| 型號： | 79RC32V333-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 307/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DH |
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IDT PCI Bus Interface
Transaction Ordering
79RC32438 User Reference Manual
10 - 39
November 4, 2002
Notes
Transaction Ordering
IPBus master (i.e., CPU) reads and writes to the PCI bus maintain the total ordering defined by the
ordering of transactions on the IPBus. IPBus master PCI read transactions are given precedence over PCI
DMA read and write operations. IPBus master PCI write operations are given precedence over PCI DMA
read and write operations.
PCI DMA read and write operations are given fair access to the PCI bus. This means that if PCI to
Memory and Memory to PCI DMA operations are in progress, access to the PCI bus will alternate between
PCI DMA reads and PCI DMA writes. Prefetched data in the CPU master input FIFO is flushed if an IPBus
master write is performed that maps to the PCI bus. IPBus master writes may be posted in the CPU master
output FIFO. A IPBus master read from the PCI bus cannot complete until all posted writes in the CPU
master output FIFO have completed.
Read Value:
Previous value written
Write Effect:
Modify value
DTIMER
Description:
Disconnect Timer.
This field specifies the number of PCI clock cycles the PCI interface will wait
between data phases in an access before issuing a disconnect. The PCI 2.2 specification sets
the maximum limit of this timer at 8 PCI clock cycles, but in some systems it may be necessary to
extend this limit.
The minimum disconnect timer value is four. Values less than four are aliased to four.
Initial Value:
0x8
Read Value:
Previous value written
Write Effect:
Modify value
RDR
Description:
Retry When Delayed Read.
When this bit is set, all transactions are retried as long as there is
an uncompleted delayed read.
W
arning: setting this bit may violate the PCI 2.2 specification -- see implementation note
in the PCI 2.2 specification Section 3.3.3.3.4.
0x0 - Post writes
0x1 - Retry writes when delayed read
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
DDT
Description:
Disable Discard Timer.
When a master does not repeat a delayed read request within 2
15
PCI
clock cycles the PCI interface discards the delayed completion. When this bit is set, delayed
completions are never discarded.
0x0 - Discard timer enabled
0x1 - Discard timer disabled
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-133DHI | Microprocessor |
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-133DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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