參數資料
| 型號： | AD14060LBF-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數： | 16/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CMOS 32BIT 308CQFP |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 2MB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 308-CBQFP |
| 供應商設備封裝： | 308-CQFP（52x52） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁當前第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁
AD14060/AD14060L
Rev. B | Page 23 of 48
Table 18. Serial Ports
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
External Clock
Timing Requirements:
tSFSE
TFS/RFS Setup before TCLK/RCLK1
4
ns
tHFSE
TFS/RFS Hold after TCLK/RCLK1, 2
4.5
ns
tSDRE
Receive Data Setup before RCLK1
2
ns
tHDRE
Receive Data Hold after RCLK1
4.5
ns
tSCLKW
TCLK/RCLK Width
9.5
ns
tSCLK
TCLK/RCLK Period
tCK
ns
Internal Clock
Timing Requirements:
tSFSI
9.5
ns
tHFSI
TFS/RFS Hold after TCLK/RCLK1, 2
1
ns
tSDRI
Receive Data Setup before RCLK1
4.5
ns
tHDRI
Receive Data Hold after RCLK1
3
ns
External or Internal Clock
Switching Characteristics:
tDFSE
RFS Delay after RCLK (Internally Generated RFS)3
14.5
ns
tHFSE
RFS Hold after RCLK (Internally Generated RFS)3
2.5
ns
External Clock
Switching Characteristics:
tDFSE
TFS Delay after TCLK (Internally Generated TFS)3
14.5
ns
tHFSE
TFS Hold after TCLK (Internally Generated TFS)3
3
ns
tDDTE
Transmit Data Delay after TCLK3
17.5
ns
tHDTE
Transmit Data Hold after TCLK3
5
ns
Internal Clock
Switching Characteristics:
tDFSI
TFS Delay after TCLK (Internally Generated TFS)3
5
ns
tHFSI
TFS Hold after TCLK (Internally Generated TFS)3
1.5
ns
tDDTI
Transmit Data Delay after TCLK3
7.5
ns
tHDTI
Transmit Data Hold after TCLK3
0.5
ns
tSCLKIW
TCLK/RCLK Width
(SCLK/2) 2
(SCLK/2) + 2
(SCLK/2) 2.5
(SCLK/2) + 2.5
ns
Enable and Three-State
Switching Characteristics:
tDDTEN
Data Enable from External TCLK3
3.5
4
ns
tDDTTE
Data Disable from External TCLK3
12
ns
tDDTIN
Data Enable from Internal TCLK3
0.5
ns
tDDTTI
Data Disable from Internal TCLK3
3
ns
tDCLK
TCLK/RCLK Delay from CLKIN
23.5 + 3 DT/8
ns
tDPTR
SPORT Disable after CLKIN
18.5
ns
Gated SCLK with External TFS (Mesh Multiprocessing)
Timing Requirements:
tSTFSCK
TFS Setup before CLKIN
5.5
ns
tHTFSCK
TFS Hold after CLKIN
(TCK/2) + 0.5
ns
相關PDF資料 |
PDF描述 |
|---|---|
| AD1833AASTZ-REEL | IC DAC AUDIO 24BIT 6CH 48LQFP |
| AD1835AASZ | IC CODEC 2ADC/8DAC 24BIT 52-MQFP |
| AD1836ACSZ | IC CODEC 4ADC/6DAC 24 BIT 52MQFP |
| AD1838AASZ | IC CODEC 2ADC/6DAC 24 BIT 52MQFP |
| AD1851RZ-J | IC DAC AUDIO FASTSET 16B 16SOIC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| AD14160 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
| AD14160BB-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| AD14160KB-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| AD14160L | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
| AD14160LBB-4 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
發(fā)布緊急采購，3分鐘左右您將得到回復。