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參數(shù)資料
| 型號： | AD14060LBF-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 39/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CMOS 32BIT 308CQFP |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 2MB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 308-CBQFP |
| 供應(yīng)商設(shè)備封裝： | 308-CQFP（52x52） |
| 包裝： | 托盤 |
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AD14060/AD14060L
Rev. B | Page 44 of 48
Capacitive Loading
Output delays and holds are based on standard capacitive loads:
50 pF on all pins (see Figure 31). The delay and hold specifica-
tions given should be derated by a factor of 1.5 ns/50 pF for
loads other than the nominal value of 50 pF. Figure 33 and
Figure 34 show how output rise time varies with capacitance.
Figure 35 graphically shows how output delays and holds vary
with load capacitance. (Note that this graph or derating does
not apply to output disable delays; see the Output Disable Time
section.) The graphs in Figure 33, Figure 34, and Figure 35
might not be linear outside the ranges shown.
IOL
IOH
1.5V
TO OUTPUT
PIN
50pF
00667-031
Figure 31. Equivalent Device Loading for AC Measurement
(Includes All Fixtures)
INPUT OR
OUTPUT
1.5V
00667-032
Figure 32. Voltage Reference Levels for AC Measurements
(except Output Enable/Disable)
00667-033
LOAD CAPACITANCE (pF)
200
0
20
40
60
80
100
120
140
160
180
14.7
7.4
RIS
E
AND
FALL
TIME
S
(ns
)
(0
.5V
–
4.5V,
10%
–
90%)
16.0
14.0
12.0
10.0
8.0
6.0
4.0
2.0
0
1.1
3.7
FALL TIME
RISE TIME
Figure 33. Typical Output Rise Time (10% to 90% VDD)
vs. Load Capacitance (VDD = 5 V)
00667-034
LOAD CAPACITANCE (pF)
200
0
20
40
60
80
100
120
140
160
180
2.9
1.6
RIS
E
AND
FALL
TIME
S
(ns
)
(0
.8V
–
2.0V)
3.5
3.0
2.5
2.0
1.5
1.0
0.5
0.6
0
RISE TIME
FALL TIME
Figure 34. Typical Output Rise Time (0.8 V to 2.0 V)
vs. Load Capacitance (VDD = 5 V)
00667-035
LOAD CAPACITANCE (pF)
200
25
50
75
100
125
150
175
4.5
OUTP
UT
DE
LAY
OR
HOLD
(ns
)
5.0
4.0
3.0
2.0
1.0
–0.7
NOMINAL
–1.0
Figure 35. Typical Output Delay or Hold vs. Load Capacitance
at Maximum Case Temperature (VDD = 5 V)
00667-036
LOAD CAPACITANCE (pF)
200
0
20
40
60
80
100
120
140
160
180
RIS
E
AND
FALL
TIME
S
(ns
)
(10%
–
90%)
18
14
16
12
8
10
6
2
4
0
Y = 0.0796X + 1.17
Y = 0.0467X + 0.55
RISE TIME
FALL TIME
Figure 36. Typical Output Rise Time (10% to 90% VDD)
vs. Load Capacitance (VDD = 3.3 V)
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