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參數(shù)資料
| 型號(hào)： | AS3543-ECTP |
| 廠商： | ams |
| 文件頁數(shù)： | 64/92頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC AUDIO FRONT END 68CTBGA |
| 標(biāo)準(zhǔn)包裝： | 4,000 |
| 類型： | 音頻編解碼器 |
| 應(yīng)用： | 便攜式音頻，電話 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 68-CTBGA（6x6） |
| 包裝： | 帶卷 (TR) |
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www.austriamicrosystems.com
Revision 1.11
66 - 91
AS3543 3v2
Data Sheet - R e g i s t e r D e f i n i t i o n
Table 60. Hibernation Register
Name
Base
Default
Hibernation
2-wire serial
00h
Offset: 17h-6
PMU Hibernation Control Register
Hibernation starts when writing this register.
This is an extended register and needs to be enabled by writing 110b to Reg. 1Ch first.
This register is reset at a AVDD27-POR.
Bit
Bit Name
Default
Access
Bit Description
7
-
0
n/a
6
KEEP_PVDD2
0
R/W
Keeps the programmed PVDD2 level during hibernation.
0: power down PVDD2
1: keep PVDD2
5
KEEP_PVDD1
0
R/W
Keeps the programmed PVDD1 level during hibernation.
0: power down PVDD1
1: keep PVDD1
4:2
-
000
n/a
1
KEEP_CVDD2
0
R/W
Keeps the programmed CVDD2 level during hibernation.
0: power down CVDD2
1: keep CVDD2
0
KEEP_CVDD1
0
R/W
Keeps the programmed PVDD1 level during hibernation.
0: power down CVDD1
1: keep CVDD1
Table 61. DCDC_Cntr Register
Name
Base
Default
DCDC_Cntr
2-wire serial
00h
Offset: 17h-7
DC/DC Step Down Control Register
This is an extended register and needs to be enabled by writing 111b to Reg. 1Ch first.
This register is reset at a AVDD27-POR.
Bit
Bit Name
Default
Access
Bit Description
7
CVDD2_fast
0
R/W
Selects a faster regulation mode for CVDD2 suitable for larger
load changes.
0: normal mode, Cext=10uF
1: fast mode, Cext=22uF required
6
CVDD1_fast
0
R/W
Selects a faster regulation mode for CVDD1 suitable for larger
load changes.
0: normal mode, Cext=10uF
1: fast mode, Cext=22uF required
5
CVDD2_freq
0
R/W
Selects the switching frequency for DCDC2
0: 2MHz
1: 1MHz
4
CVDD1_freq
0
R/W
Selects the switching frequency for DCDC2
0: 2MHz
1: 1MHz
ams
AG
Technical
content
still
valid
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