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參數(shù)資料
| 型號(hào)： | DS3134 |
| 英文描述： | Chateau Channelized T1 And E1 And HDLC Controller |
| 中文描述： | 不推薦用于新設(shè)計(jì) |
| 文件頁數(shù)： | 30/203頁 |
| 文件大小： | 777K |
| 代理商： | DS3134 |
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DS3134
30 of 203
Signal Name:
Signal Description:
Signal Type:
This active low signal is created by the target to signal to the initiator that it requests the initiator stop the
current bus transaction. When the device is a target, this signal is an output and is updated on the rising
edge of PCLK. When the device is an initiator, this signal is input and is sampled on the rising edge of
PCLK. When the device is not involved in a bus transaction, PSTOP* is tri-stated.
PSTOP*
PCI Stop
Input / Output (tri-state capable)
Signal Name:
Signal Description:
Signal Type:
This input signal is used as a chip select during configuration read and writes transactions.
This signal is
disabled when the Local Bus is set in the Configuration Mode (LMS = 1).
When PIDSEL is set high
during the address phase of a bus transaction and the Bus Command signals (PCBE0 to PCBE3) indicate
a register read or write, then the device allows access to the PCI configuration registers and the
PDEVSEL* signal is asserted during the PCLK cycle. PIDSEL is sampled on the rising edge of PCLK.
PIDSEL
PCI Initialization Device Select
Input
Signal Name:
Signal Description:
Signal Type:
This active low signal is created by the target when it has decoded the address sent to it by the initiator, as
it's own to indicate that that the address is valid. If the device is an initiator and does not see the signal
asserted within six PCLK cycles, then the bus transaction is aborted and the PCI Host is alerted. When the
device is a target, this signal is an output and is updated on the rising edge of PCLK. When the device is
an initiator, this signal is input and is sampled on the rising edge of PCLK. When the device is not
involved in a bus transaction, PDEVSEL* is tri-stated.
PDEVSEL*
PCI Device Select
Input / Output (tri-state capable)
Signal Name:
Signal Description:
Signal Type:
This active low signal is asserted by the initiator to request that the PCI bus arbiter allow it access to the
bus. PREQ* is updated on the rising edge of PCLK.
PREQ*
PCI Bus Request
Output (tri-state capable)
Signal Name:
Signal Description:
Signal Type:
This active low signal is asserted by the PCI bus arbiter to indicate to the PCI requesting agent that access
to the PCI bus has been granted. The device samples PGNT* on the rising edge of PCLK and if detected,
will initiate a bus transaction when it has sensed that the PFRAME* signal has been deasserted.
PGNT*
PCI Bus Grant
Input
Signal Name:
Signal Description:
Signal Type:
This active low signal reports parity errors that occur. PPERR* can be enabled and disabled via the PCI
Configuration Registers. This signal is updated on the rising edge of PCLK.
PPERR*
PCI Parity Error
Input / Output (tri-state capable)
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