參數資料
型號： DS3134
英文描述： Chateau Channelized T1 And E1 And HDLC Controller
中文描述： 不推薦用于新設計
文件頁數： 62/203頁
文件大?。?/td> 777K
代理商： DS3134
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DS3134
62 of 203
Register Name:
Register Description:
Channelized Port [n] Register Data
Register Address:
See the Register Map in Section 3
CP[n]RD where n = 0 to 15 for each Port
7
6
5
4
3
2
1
0
CHD7
15
CHD15
Note: Bits that are underlined are read only, all other bits are read-write; default value for all bits is 0.
CHD6
14
CHD14
CHD5
13
CHD13
CHD4
12
CHD12
CHD3
11
CHD11
CHD2
10
CHD10
CHD1
9
CHD9
CHD0
8
CHD8
Bits 0 to 15 / DS0 Channel Data (CHD0 to CHD15).
The 16-bit data that is to either be written into or
read from the PORT RAM specified by the CP[n]RDIS register.
Port RAM Indirect Access
Figure 5.3B
CP[n]RDIS
CP[n]RD
Port RAM (one each for all 16 Ports; n = 0 to 15)
C[n]DAT0
R[n]CFG0
C[n]DAT1
R[n]CFG1
C[n]DAT2
R[n]CFG2
C[n]DAT3
R[n]CFG3
C[n]DAT4
R[n]CFG4
...
...
C[n]DAT126
R[n]CFG126
C[n]DAT127
R[n]CFG127
T[n]CFG0
T[n]CFG1
T[n]CFG2
T[n]CFG3
T[n]CFG4
...
T[n]CFG126
T[n]CFG127
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PDF描述
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參數描述
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