參數(shù)資料
型號(hào)： DS3134
英文描述： Chateau Channelized T1 And E1 And HDLC Controller
中文描述： 不推薦用于新設(shè)計(jì)
文件頁(yè)數(shù)： 39/203頁(yè)
文件大?。?/td> 777K
代理商： DS3134
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DS3134
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SECTION 4: GENERAL DEVICE CONFIGURATION & STATUS/INTERRUPT
4.1 MASTER RESET & ID REGISTER DESCRIPTION
The Master Reset & ID (MRID) register can be used to globally reset the device. When the RST bit is set
to one, all of the internal registers (except the PCI configuration registers) will be placed into their default
state, which is 0000h. The Host must set the RST bit back to zero before the device can be programmed
for normal operation. The RST bit does not force the PCI outputs to tri-state as does the hardware reset
which is invoked via the PRST* pin. A reset invoked by the PRST* pin will force the RST bit to zero as
well as the rest of the internal configuration registers. See Section 1 for more details on device
initialization.
The upper byte of the MRID register is read only and it can be read by the Host to determine the chip
revision. Contact the factory for specifics on the meaning of the value read from the ID0 to ID7 bits.
Register Name:
Register Description:
Master Reset and ID Register
Register Address:
0000h
MRID
7
6
5
4
3
2
1
0
n/a
15
ID7
n/a
14
ID6
n/a
13
ID5
n/a
12
ID4
n/a
11
ID3
n/a
10
ID2
n/a
9
ID1
RST
8
ID0
Note: Bits that are underlined are read only, all other bits are read-write; default value for all bits is 0.
Bit 0 / Master Software Reset (RST).
0 = normal operation
1 = force all internal registers (except LBBMC) to their default value of 0000h
Bits 8 to 15 / Chip Revision ID Bit 0 to 7 (ID0 to ID7).
Read only. Contact the factory for details on
the meaning of the ID bits.
4.2 MASTER CONFIGURATION REGISTER DESCRIPTION
The Master Configuration (MC) register is used by the Host to enable the receive and transmit DMAs as
well as to control their PCI Bus bursting attributes and to select which port the BERT is to be dedicated
to.
Register Name:
Register Description:
Master Configuration Register
Register Address:
0010h
MC
7
6
5
4
3
2
1
0
BPS0
15
TFPC1
Note: Bits that are underlined are read only, all other bits are read-write; default value for all bits is 0.
PBO
14
TFPC0
TDT1
13
RFPC1
TDT0
12
RFPC0
TDE
11
BPS4
RDT1
10
BPS3
RDT0
9
BPS2
RDE
8
BPS1
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PDF描述
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