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參數資料
| 型號： | DS3134 |
| 英文描述： | Chateau Channelized T1 And E1 And HDLC Controller |
| 中文描述： | 不推薦用于新設計 |
| 文件頁數： | 47/203頁 |
| 文件大?。?/td> | 777K |
| 代理商： | DS3134 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁當前第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁
DS3134
47 of 203
Register Name:
Register Description:
Interrupt Mask
Register for SV54
Register Address:
0034h
ISV54
7
6
5
4
3
2
1
0
SLBP7
15
SLBP15
Note: Bits that are underlined are read only, all other bits are read-write; default value for all bits is 0.
SLBP6
14
SLBP14
SLBP5
13
SLBP13
SLBP4
12
SLBP12
SLBP3
11
SLBP11
SLBP2
10
SLBP10
SLBP1
9
SLBP9
SLBP0
8
SLBP8
Bits 0 to 15 / Status Bit for Change of State in Receive V.54 Loopback Detector (SLBP0 to
SLBP15).
0 = interrupt masked
1 = interrupt unmasked
Register Name:
Register Description:
Status Register for DMA
Register Address:
0028h
SDMA
7
6
5
4
3
2
1
0
RLBRE
15
TDQWE
Note: Bits that are underlined are read only, all other bits are read-write; default value for all bits is 0.
RLBR
14
TDQW
ROVFL
13
TPQR
RLENC
12
TUDFL
RABRT
11
RDQWE
RCRCE
10
RDQW
n/a
9
n/a
8
RSBRE
RSBR
Bit 2 / Status Bit for Receive HDLC CRC Error (RCRCE).
This status bit will be set to a one if any
of the receive HDLC channels experiences a CRC check sum error. The RCRCE bit will be cleared when
read and will not be set again until another CRC check sum error has occurred. If enabled via the RCRCE
bit in the Interrupt Mask for SDMA (ISDMA), the setting of this bit will cause a hardware interrupt at the
PCI Bus via the PINTA* signal pin and also at the LINT* if the Local Bus is in the Configuration Mode.
Bit 3 / Status Bit for Receive HDLC Abort Detected (RABRT).
This status bit will be set to a one if
any of the receive HDLC channels detects an abort. The RABRT bit will be cleared when read and will
not be set again until another abort has been detected. If enabled via the RABRT bit in the Interrupt Mask
for SDMA (ISDMA), the setting of this bit will cause a hardware interrupt at the PCI Bus via the PINTA*
signal pin and also at the LINT* if the Local Bus is in the Configuration Mode.
Bit 4 / Status Bit for Receive HDLC Length Check (RLENC).
This status bit will be set to a one if
any of the HDLC channels:
- Exceeds the octet length count (if so enabled to check for octet length)
- Receives a HDLC packet that does not meet the minimum length criteria of either 4 or 6 bytes
- Experiences a non-integral number of octets in between opening and closing flags.
The RLENC bit will be cleared when read and will not be set again until another length violation has
occurred. If enabled via the RLENC bit in the Interrupt Mask for SDMA (ISDMA), the setting of this bit
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