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參數(shù)資料
| 型號： | EPF10K100EQI208-2 |
| 廠商： | Altera |
| 文件頁數(shù)： | 36/100頁 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10K FPGA 100K 208-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 72 |
| 系列： | FLEX-10KE® |
| LAB/CLB數(shù)： | 624 |
| 邏輯元件/單元數(shù)： | 4992 |
| RAM 位總計： | 49152 |
| 輸入/輸出數(shù)： | 147 |
| 門數(shù)： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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40
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
for -1 and -2 speed-grade devices, respectively.
Table 12. ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices
Symbol
Parameter
Condition
Min
Typ
Max
Unit
t R
Input rise time
5ns
t F
Input fall time
5ns
t INDUTY
Input duty cycle
40
60
%
f CLK1
Input clock frequency (ClockBoost
clock multiplication factor equals 1)
25
180
MHz
fCLK2
Input clock frequency (ClockBoost
clock multiplication factor equals 2)
16
90
MHz
f CLKDEV
Input deviation from user
specification in the MAX+PLUS II
software
25,000
PPM
t INCLKSTB
Input clock stability (measured
between adjacent clocks)
100
ps
t LOCK
Time required for ClockLock or
ClockBoost to acquire lock
10
s
t JITTER
Jitter on ClockLock or ClockBoost-
generated clock
tINCLKSTB < 100
250
ps
tINCLKSTB < 50
200
ps
tOUTDUTY
Duty cycle for ClockLock or
ClockBoost-generated clock
40
50
60
%
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EMC60DRYS | CONN EDGECARD 120PS DIP .100 SLD |
| AMC26DRAN | CONN EDGECARD 52POS .100 R/A DIP |
| AX1000-1FGG484I | IC FPGA AXCELERATOR 1M 484-FBGA |
| AX1000-1FG484I | IC FPGA AXCELERATOR 1M 484-FBGA |
| AMC26DRAH | CONN EDGECARD 52POS .100 R/A DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K100EQI208-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI208-3DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-1DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-3DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
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