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參數(shù)資料
| 型號： | EPF10K100EQI208-2 |
| 廠商： | Altera |
| 文件頁數(shù)： | 59/100頁 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10K FPGA 100K 208-PQFP |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 72 |
| 系列： | FLEX-10KE® |
| LAB/CLB數(shù)： | 624 |
| 邏輯元件/單元數(shù)： | 4992 |
| RAM 位總計(jì)： | 49152 |
| 輸入/輸出數(shù)： | 147 |
| 門數(shù)： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Altera Corporation
61
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Notes to tables:
(1)
Microparameters are timing delays contributed by individual architectural elements. These parameters cannot be
measured explicitly.
(2)
Operating conditions: VCCIO = 3.3 V ±10% for commercial or industrial use.
(3)
Operating conditions: VCCIO = 2.5 V ±5% for commercial or industrial use in EPF10K30E, EPF10K50S,
EPF10K100E, EPF10K130E, and EPF10K200S devices.
(4)
Operating conditions: VCCIO = 3.3 V.
(5)
Because the RAM in the EAB is self-timed, this parameter can be ignored when the WE signal is registered.
(6)
EAB macroparameters are internal parameters that can simplify predicting the behavior of an EAB at its boundary;
these parameters are calculated by summing selected microparameters.
(7)
These parameters are worst-case values for typical applications. Post-compilation timing simulation and timing
analysis are required to determine actual worst-case performance.
(8)
Contact Altera Applications for test circuit specifications and test conditions.
(9)
This timing parameter is sample-tested only.
(10) This parameter is measured with the measurement and test conditions, including load, specified in the PCI Local
Bus Specification, revision 2.2.
Table 30. External Bidirectional Timing Parameters
Symbol
Parameter
Conditions
tINSUBIDIR
Setup time for bi-directional pins with global clock at same-row or same-
column LE register
tINHBIDIR
Hold time for bidirectional pins with global clock at same-row or same-column
LE register
tINH
Hold time with global clock at IOE register
tOUTCOBIDIR
Clock-to-output delay for bidirectional pins with global clock at IOE register
C1 = 35 pF
tXZBIDIR
Synchronous IOE output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous IOE output buffer enable delay, slow slew rate= off
C1 = 35 pF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EMC60DRYS | CONN EDGECARD 120PS DIP .100 SLD |
| AMC26DRAN | CONN EDGECARD 52POS .100 R/A DIP |
| AX1000-1FGG484I | IC FPGA AXCELERATOR 1M 484-FBGA |
| AX1000-1FG484I | IC FPGA AXCELERATOR 1M 484-FBGA |
| AMC26DRAH | CONN EDGECARD 52POS .100 R/A DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K100EQI208-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI208-3DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-1DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQI240-3DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
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