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參數(shù)資料
型號(hào)： EVAL-ADUC832QSZ
廠商： Analog Devices Inc
文件頁數(shù)： 9/92頁
文件大?。?/td> 0K
描述： KIT DEV FOR ADUC832 QUICK START
產(chǎn)品培訓(xùn)模塊： Process Control
標(biāo)準(zhǔn)包裝： 1
系列： QuickStart™ 套件
類型： MCU
適用于相關(guān)產(chǎn)品： ADuC832
所含物品： 評(píng)估板，線纜，電源，軟件和文檔
其它名稱： EVAL-ADUC832QS
EVAL-ADUC832QS-ND
Data Sheet
ADuC832
Rev. B | Page 17 of 92
Table 9. SPI Master Mode Timing (CPHA = 0)
Parameter1
Description
Min
Typ
Max
Unit
tSL
SCLOCK low pulse width2
476
ns
tSH
SCLOCK high pulse width2
476
ns
tDAV
Data output valid after SCLOCK edge
50
ns
tDOSU
Data output setup before SCLOCK edge
150
ns
tDSU
Data input setup time before SCLOCK edge
100
ns
tDHD
Data input hold time after SCLOCK edge
100
ns
tDF
Data output fall time
10
25
ns
tDR
Data output rise time
10
25
ns
tSR
SCLOCK rise time
10
25
ns
tSF
SCLOCK fall time
10
25
ns
1
2
Characterized under the following conditions:
a. Core clock divider bits (CD2, CD1, and CD0 bits in PLLCON SFR) set to 0, 1, and 1, respectively, that is, core clock frequency = 2.09 MHz
b. SPI bit rate selection bits (SPR1 and SPR0 bits in SPICON SFR) set to 0 and 0, respectively.
tDAV
tSH
tSL
tSR
tSF
tDOSU
tDF
tDR
tDSU
tDHD
MSB
BIT 6 TO 1
LSB
BIT 6 TO 1
LSB IN
MSB IN
02987-
094
MISO (O)
MOSI (I)
SCLOCK (O)
(CPOL = 1)
SCLOCK (O)
(CPOL = 0)
Figure 11. SPI Master Mode Timing (CPHA = 0)
相關(guān)PDF資料
PDF描述
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0210490857 CABLE JUMPER 1.25MM .051M 17POS
EVAL-ADUC831QSZ KIT DEV FOR ADUC831 QUICK START
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