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參數(shù)資料
| 型號(hào)： | EVAL-ADV7393EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 88/108頁(yè) |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR ADV7393 ENCODER |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Advantiv® |
| 主要目的： | 視頻，視頻編碼器 |
| 已用 IC / 零件： | ADV7393 |
| 已供物品： | 板 |
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ADV7390/ADV7391/ADV7392/ADV7393
Data Sheet
Rev. G | Page 80 of 108
SD TIMING
Mode 0 (CCIR-656)—Slave Option (Subaddress 0x8A = X X X X X 0 0 0)
The ADV739x is controlled by the SAV (start of active video) and EAV (end of active video) time codes embedded in the pixel data. All
timing information is transmitted using a 4-byte synchronization pattern. A synchronization pattern is sent immediately before and after
each line during active picture and retrace. If the VSYNC and HSYNC pins are not used, they should be tied to VDD_IO when using this
mode.
Figure 104. SD Timing Mode 0, Slave Option
Mode 0 (CCIR-656)—Master Option (Subaddress 0x8A = X X X X X 0 0 1)
The ADV739x generates H and F signals required for the SAV and EAV time codes in the CCIR-656 standard. The H bit is output on
HSYNC and the F bit is output on VSYNC.
Figure 105. SD Timing Mode 0, Master Option, NTSC
Y
C
r
Y F
F
0
X
Y
8
0
1
0
8
0
1
0
F
0
F
A
B
A
B
A
B
8
0
1
0
8
0
1
0
F
0
X
Y
C
b
Y C
r
C
b
Y
C
b
Y
C
r
EAV CODE
SAV CODE
ANCILLARY DATA
(HANC)
4 CLOCK
268 CLOCK
1440 CLOCK
4 CLOCK
280 CLOCK
1440 CLOCK
END OF ACTIVE
VIDEO LINE
START OF ACTIVE
VIDEO LINE
ANALOG
VIDEO
INPUT PIXELS
NTSC/PAL M SYSTEM
(525 LINES/60Hz)
PAL SYSTEM
(625 LINES/50Hz)
Y
0
62
34
-10
2
522
523
524
525
8
9
10
11
20
21
22
DISPLAY
VERTICAL BLANK
ODD FIELD
EVEN FIELD
H
F
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
ODD FIELD
EVEN FIELD
DISPLAY
VERTICAL BLANK
H
F
7
6
5
4
3
2
1
06
23
4-
10
3
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