參數(shù)資料
型號(hào)： GT-48208
廠商： Galileo Technology Services, LLC
英文描述： Advanced Switched Ethernet Controllers for 10+10/100 BaseX(高級(jí)交換式 10+10/100 BaseX以太網(wǎng)控制器)
中文描述： 先進(jìn)的交換式以太網(wǎng)控制器的10 10/100 BaseX（高級(jí)交換式10 10/100 BaseX以太網(wǎng)控制器）
文件頁(yè)數(shù)： 27/135頁(yè)
文件大?。?/td> 1619K
代理商： GT-48208
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GT-482xx Switched Ethernet Controllers for 10+10/100 BaseX
GALI
LEO
TECHNOLOGY
CONFI
D
ENTI
AL
--
DO
NOT
REPRODUCE
122
Revision 1.2
22.
AC TIMING - TARGET/SUBJECT TO CHANGE
Notes:
1. All Delays, Setup, and Hold times are referred to CClk rising edge, unless stated otherwise.
2. All outputs are specified for 50pF load
Table 72:
CPU Interface Timings (Tc= 0-70C; Vcc = +3.3V +/- 5%)
Symbol
Signals
Description
Min
Max
Unit
CClk
CPU interface clock frequency
16
50 (lower
than
AClk)
MHz
CClk
CPU interface clock duty cycle
40
60
%
tsu
Ads*, Blast*,
BurstAddr[1:0],
AD[31:0], RdCEn*,
Wr*
CPU interface input signal setup time (rela-
tive to CClk)
8nS
thd
Ads*, Blast*,
BurstAddr[1:0],
AD[31:0], RdCEn*,
Wr*
CPU interface input signal hold time (rela-
tive to CClk)
1nS
tov
AD[31:0], Ready*,
RdCEn*
CPU interface output (or I/O) output valid
delay (relative to CClk)
210
nS
toz
AD[31:0], Ready*,
RdCEn*
CPU interface output (or I/O) output float
delay from drive (relative to CClk)
29
nS
tzo
AD[31:0], Ready*,
RdCEn*
CPU interface output (or I/O) output drive
delay from float (relative to CClk)
210
nS
Table 73:
Switch Engine Interface Timings (Tc= 0-70C; Vcc = +3.3V +/- 5%)
Symbol
Signals
Description
Min
Max
Unit
AClk
Switch engine clock frequency
40
66
MHz
AClk
Switch engine clock duty cycle
40
60
%
tsu
ColE11-0
Switch engine input signal setup time (rela-
tive to AClk)
8nS
thd
CollE11-0
Switch engine input signal hold time (rela-
tive to AClk)
1nS
tsu
DData[31:0]
SDRAM data setup time (relative to AClk)
2
nS
thd
DData[31:0]
SDRAM data hold time (relative to AClk)
1
nS
tov
ColE11-0, Cs*,
DAddr[11:0],
DData[31:0],
Cas*, DramWr*)
Ras*, Dqm
Switch engine output (or I/O) output valid
delay (relative to AClk)
38
nS
-
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PDF描述
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