參數(shù)資料
型號(hào)： HY5R256HC
英文描述： -|2.5V|8K|40|Direct RDRAM - 256M
中文描述： - |為2.5V | 8K的| 40 |直接RDRAM的- 256M
文件頁(yè)數(shù)： 56/64頁(yè)
文件大小： 4542K
代理商： HY5R256HC
56
Rev.0.9/Dec.2000
Direct RDRAM
256/288-Mbit (512Kx16/18x32s) Preliminary
CMOS - Transmit Timing
Figure 59: is a timing diagram which shows the detailed
requirements for the CMOS output signals. The SIO0 signal
is driven once per t
CYCLE1
interval on the falling edge. The
clock-to-output window is t
Q1,MIN
/t
Q1,MAX.
The SCK and
SIO0 timing points are measured at the 50% level. The rise
and fall times of SIO0 are t
QR1
and t
QF1
, measured at the
20% and 80% levels.
Figure 59: CMOS Timing - Data Signals for Transmit
V
IH,CMOS
50%
V
IL,CMOS
80%
20%
SCK
SIO0
t
QR1
t
QF1
V
OH,CMOS
50%
V
OL,CMOS
80%
20%
t
Q1,MAX
V
IH,CMOS
50%
V
IL,CMOS
80%
20%
t
Q1,MIN
V
OH,CMOS
50%
V
OL,CMOS
80%
20%
SIO0
or
SIO1
t
DR1
t
DF1
t
QR1
t
QF1
t
PROP1,MAX
t
PROP1,MIN
SIO1
or
SIO0
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PDF描述
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