參數(shù)資料
型號： ICS1892Y
英文描述： 10Base-T/100Base-TX Integrated PHYceiver
文件頁數(shù)： 126/148頁
文件大?。?/td> 816K
代理商： ICS1892Y
ICS1892, Rev. D, 2/26/01
February 26, 2001
126
Chapter 10
DC and AC Operating Conditions
ICS1892 Data Sheet
2000-2001, Integrated Circuit Systems, Inc.
All rights reserved.
10.5.3
Timing for Receive Clock (RXCLK) Pin
Table 10-10
lists the significant time periods for signals on the Receive Clock (RXCLK) pin for the various
interfaces.
Figure 10-3
shows the timing diagram for the time periods.
Figure 10-3.
Receive Clock Timing Diagram
Table 10-10.
MII Receive Clock Timing
Time
Period
Parameter
Conditions
Min.
Typ.
Max.
Units
t1
RXCLK Duty Cycle
–
35
50
65
%
t2a
RXCLK Period
100M MII (100Base-TX)
–
40
–
ns
t2b
RXCLK Period
10M MII (10Base-T)
–
400
–
ns
t2c
RXCLK Period
100M Symbol Interface (100Base-TX)
–
40
–
ns
t2d
RXCLK Period
10M Symbol Interface (10Base-T)
–
100
–
ns
RXCLK
t1
t2
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