E1 TPLC Per-TS Control Registers (TPLC Indirect Registers 20H ~ 3FH)" />
參數(shù)資料
型號: IDT82V2108PX8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 118/292頁
文件大小: 0K
描述: IC FRAMER T1/J1/E1 8CH 128-PQFP
標(biāo)準(zhǔn)包裝: 500
控制器類型: T1/E1/J1 調(diào)幀器
接口: 并聯(lián)
電源電壓: 2.97 V ~ 3.63 V
電流 - 電源: 160mA
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 128-BFQFP
供應(yīng)商設(shè)備封裝: 128-PQFP(14x20)
包裝: 帶卷 (TR)
其它名稱: 82V2108PX8
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Programming Information
194
March 5, 2009
E1 TPLC Per-TS Control Registers (TPLC Indirect Registers 20H ~ 3FH)
SUBS, DS1, DS0:
The SUBS, DS[1:0] bits select one of the operations to the corresponding time slot:
TEST:
= 0: Disable the data in the corresponding time slot to be tested by PRGD.
= 1: Enable the data in the corresponding time slot to be extracted to PRGD for test (when the RXPATGEN [b2, E1-00CH] is logic 1), or enable
the test pattern from PRGD to replace the data in the corresponding time slot for test (when the RXPATGEN [b2, E1-00CH] is logic 0).
All the time slots that are extracted to the PRGD are concatenated and treated as a continuous stream in which pseudo random is searched for.
Similarly, all time slots set to be replaced with PRGD test pattern data are concatenated replaced by the PRBS.
LOOP:
= 0: Disable the payload loopback.
= 1: Enable the payload loopback. When Receive Clock Master modes are enabled, the Elastic Store is used to align the receive line data to the
data to be transmitted. When Receive Clock Slave modes are enabled, the Elastic Store is unavailable to facilitate the payload loopbacks, and loop-
back functionality is provided only when the transmit path is also in Transmit Clock Slave mode, and the received clock and the clock to be transmitted
and Common Frame Pulse are identical (RSCCK = TSCCKB, RSCFS = TSCFS).
The priority of the TPLC operation on the TSDn pin from high to low is:
Extract data to PRGD for test; Payload loopback; Replace the data with the milliwatt pattern; Replace the data with the pattern generated in the
PRGD; Replace the data with the value in the IDLE[7:0]; Invert the even bits or/and odd bits.
TPLC Indirect Registers Map
20H ~ 3FH
Per-TS Control Byte for TS0 ~ TS31
40H ~ 5FH
IDLE Code Byte for TS0 ~ TS31
61H ~ 7FH
Signaling /PCM Control Byte for TS1 ~ TS31
Bit No.
7
6
5
4
3
2
1
0
Bit Name
SUBS
Reserved
DS1
DS0
TEST
LOOP
Reserved
Type
R/W
Default
XX
X
SUBS
DS[1]
DS[0]
OPERATION
0
No change to the time slot
0
1
0
Invert the odd bits (1, 3, 5, 7) of the time slot (bit 1 is the LSB)
0
1
Invert the even bits (2, 4, 6, 8) of the time slot (bit 8 is the MSB)
0
1
Invert all the bits of the time slot
1
-
0
Replace the time slot with the IDLE code
1
0
1
Replace the time slot with the A-law digital milliwatt pattern (per G.711)
1
Replace the time slot with the -law digital milliwatt pattern (per G.711)
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