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參數(shù)資料
| 型號： | IDT82V2108PX8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 226/292頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V2108PX8 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁當(dāng)前第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁
IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
29
March 5, 2009
3.10.2
T1/J1 MODE
To enable the test for the received data stream, the PCCE (b0, T1/
J1-050H) must be set to activate the setting in the indirect registers
(from 01H to 48H). The following methods can be used for test on a per-
channel basis:
- Selected by the PRGDSEL[2:0] (b7~5, T1/J1-00FH), the received
data of one of the eight framers will be extracted to the PRBS Generator/
Detector when the RXPATGEN (b2, T1/J1-00FH) is ‘0’. The received
data can be extracted in framed or unframed mode, as determined by
the UNF_DET (b0, T1/J1-00FH). In unframed mode, all the 24 channels
and the F-bit are extracted and the per-channel configuration in the
TEST (b3, T1/J1-RPLC-indirect registers - 01~18H) is ignored. In
framed mode, the received data will only be extracted on the channel
specified by the TEST (b3, T1/J1-RPLC-indirect registers - 01~18H).
Fractional T1/J1 signal can also be extracted in the specified channel
when the Nx56k_DET (b3, T1/J1-00FH) is set. Refer to Chapter 3.12
PRBS Generator / Detector (PRGD) for details.
- Replace the data that will be output on the RSDn/MRSD pin with
the value in the DTRK[7:0] (b7~0, T1/J1-RPLC-indirect registers -
19~30H) when the DTRKC (b6, T1/J1-RPLC-indirect registers -
01~18H) of the corresponding channel is logic 1. (When it is out of SF/
ESF synchronization, the value in the DTRK[7:0] (b7~0, T1/J1-RPLC-
indirect registers - 19~30H) will replace the data automatically if the
AUTOOOF (b1, T1/J1-000H) is set. Or, when the RED alarm is
declared, the value in the DTRK[7:0] (b7~0, T1/J1-RPLC-indirect regis-
ters - 19~30H) will replace the data automatically if the AUTORED (b2,
T1/J1-000H) is set. These two kinds of data replacements can be exe-
cuted even if the PCCE (b0, T1/J1-050H) is disabled and they replace
all the channels.)
- Replace the data that will be output on the RSDn/MRSD pin with
the milliwatt pattern when the DMW (b5, T1/J1-RPLC-indirect register -
01~18H) of the corresponding channel allows. (The milliwatt is -law.
Refer to Table 9.)
- Selected by the PRGDSEL[2:0] (b7~5, T1/J1-00FH), the test pat-
tern from the PRBS Generator/Detector will replace the received data of
one of the eight framers when the RXPATGEN (b2, T1/J1-00FH) is ‘1’.
The test pattern can replace the received data in framed or unframed
mode, as determined by the UNF_GEN (b1, T1/J1-00FH). In unframed
mode, all the 24 channels and the F-bit are replaced and the per-chan-
nel configuration in the TEST (b3, T1/J1-RPLC-indirect registers -
01~18H) is ignored. In framed mode, the received data will only be
replaced on the channel specified by the TEST (b3, T1/J1-RPLC-indirect
registers - 01~18H). Fractional T1/J1 signal can also be replaced in the
specified channel when the Nx56k_GEN (b4, T1/J1-00FH) is set. Refer
to Chapter 3.12 PRBS Generator / Detector (PRGD) for details.
- Invert the most significant bit and/or the other bits in a channel
that will be output on the RSDn/MRSD pin when the SIGNINV and the
INVERT (b4 & b7, T1/J1-RPLC-indirect registers - 01~18H) of the corre-
sponding channel are set.
- Fix the signaling bit with the value in the POL (b0, T1/J1-RPLC-
indirect registers - 01~18H) when the FIX (b1, T1/J1-RPLC-indirect reg-
isters - 01~18H) of the corresponding channel is logic 1.
(The above methods are arranged from highest to lowest in prior-
ity.)
- Replace the signaling that will be output on the RSSIGn/MRSSIG
pin with the value in the A, B, C, D (b3~0, T1/J1-RPLC-indirect registers
- 31~48H) when the STRKC (b7, T1/J1-RPLC-indirect registers -
31~48H) of the corresponding channel is logic 1.
The data and signaling of all channels will be replaced with the set-
ting in the DTRK[7:0] (b7~0, T1/J1-RPLC-indirect registers - 19~30H)
and the A, B, C, D (b3~0, T1/J1-RPLC-indirect registers - 31~48H)
respectively when the IMTKC (b0, T1/J1-001H) is set. To enable this
function, the PCCE (b0, T1/J1-050H) must be set to ‘1’.
Addressed by the A[6:0] (b6~0, T1/J1-052H), the data read from or
written into the indirect registers is in the D[7:0] (b7~0, T1/J1-053H). The
read or write operation is determined by the R/WB (b7, T1/J1-052H).
Before the read/write operation is completed, the BUSY (b7, T1/J1-
051H) will be set. New operations on the indirect registers can only be
implemented when the BUSY (b7, T1/J1-051H) is cleared. The read/
write cycle is 650 ns.
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