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參數(shù)資料
| 型號： | IDT82V2108PX8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 264/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標準包裝： | 500 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應商設備封裝： | 128-PQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V2108PX8 |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
63
March 5, 2009
3.13.1.3
Transmit Multiplexed Mode
In this mode (refer to Figure 45), two multiplexed buses are used to
input the data to all eight framers. Chosen by the MTBS (b4, E1-003H)
in each framer, the data on one of the two multiplexed buses is byte-
interleaved input to up to four framers. When a group of four framers is
selected, the input sequence of the data on the multiplexed bus is
arranged by setting the time slot offset TSOFF[6:0] (b6~0, E1-01BH).
The data to different framers from one multiplexed bus must be shifted
to a different time slot offset to avoid data mixing. Then the data on the
multiplexed bus will be input to each of the four selected framers with a
byte-interleaved manner.
Figure 45. Transmit Multiplexed Mode
In the Transmit Multiplexed mode, the data on the system interface
is clocked by MTSCCKB. The active edge of MTSCCKB to sample the
data on MTSCFS, MTSD and MTSSIG is determined by the following
bits in the registers (refer to Table 30).
In the Transmit Multiplexed mode, the Multiplexed Transmit Side
System Common Clock B (MTSCCKB) is provided by the system side. It
is used as a common timing clock for all eight framers. The speed of
MTSCCKB can be chosen by the CMS (b2, E1-018H) to be the same as
the data to be transmitted (8.192MHz), or double the data (16.384MHz).
If the speed of MTSCCKB is double the data to be transmitted, there will
be two active edges in one bit duration. In this case, the COFF (b4, E1-
01CH) determines the active edge to sample the signals on the MTSD
and MTSSIG pins and the active edge to update the pulse on the
MTSFS pin; however, the pulse on MTSCFS is always sampled on its
first active edge. However, if the CMS (b2, E1-018H) or the COFF (b4,
E1-01CH) of any of the eight framers is configured as logic 1, all the oth-
ers are taken as logic 1. That is, the CMS (b2, E1-018H) and the COFF
(b4, E1-01CH) of the eight framers should be configured to the same
value in the Transmit Multiplexed mode.
In the Transmit Multiplexed mode, the Transmit Side System Com-
mon Clock A (TSCCKA) is provided by the system side. It is used as one
of the reference clocks for the transmit jitter attenuator DPLL for all eight
framers (refer to Chapter 3.20 Transmit Clock for details).
In the Transmit Multiplexed mode, the Multiplexed Transmit Side
System Common Frame Pulse (MTSCFS) is used as a common framing
signal to align data streams on the two multiplexed buses. MTSCFS is
asserted on each Basic Frame of the selected first framer. The valid
polarity of MTSCFS is configured by the FPINV (b3, E1-019H). The
FPINV (b3, E1-019H) of the eight framers should be set to the same
value.
In the Transmit Multiplexed mode, the bit rate on the MTSD pin is
8.192Mb/s.
In the Transmit Multiplexed mode, MTSSIG inputs the signaling bits
to be inserted. The signaling bits are time slot aligned with the data input
from MTSD. The signaling bits may replace the data on TS16 when the
CCS is disabled and the SIGSRC (b4, E1-TPLC-indirect registers -
61~7FH) in the TPLC block is logic 0.
each time slot is the first bit to be transmitted.
MTSSIG[1:2] *
MTSD[1:2] *
Transmit
System
Interface
LTD[1:8]
LTCK[1:8]
MTSCCKB
MTSCFS *
DPLL
FIFO
Frame
Generator
DPLL
Frame
Generator
The Other Four of the Framer #1~#8
DPLL
FIFO
Frame
Generator
DPLL
FIFO
Frame
Generator
DPLL
FIFO
Frame
Generator
DPLL
FIFO
Frame
Generator
Any Four of the Framer #1~#8
TSCCKA
LRCK[1:8]
Note: * MTSCFS, MTSD, MTSSIG are timed to MTSCCKB
Table 30: Active Edge Selection of MTSCCKB (in E1 Transmit
Multiplexed Mode)
the Bit Determining the Active Edge of MTSCCKB
MTSCFS
FE (b3, E1-018H)
MTSD
DE (b4, E1-018H)
MTSSIG
Note:
If the FE is not equal to the DE, the active edge decided by the FE is one clock edge
before the active edge decided by the DE.
The FE and the DE of the eight framers should be set to the same value respectively.
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