參數(shù)資料
型號： KSZ8851SNLI TR
廠商： Micrel Inc
文件頁數(shù)： 78/80頁
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描述： IC ETHERNET CTLR 1PORT PCI 32MLF
標(biāo)準(zhǔn)包裝： 1
控制器類型： 以太網(wǎng)控制器，MAC/PHY
接口： 總線
電源電壓： 1.8V，2.5V，3.3V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，32-MLF?
供應(yīng)商設(shè)備封裝： 32-MLF?（5x5）
包裝： 標(biāo)準(zhǔn)包裝
產(chǎn)品目錄頁面： 1081 (CN2011-ZH PDF)
其它名稱： 576-3506-6
Micrel, Inc.
KSZ8851SNL/SNLI
August 2009
8
M9999-083109-2.0
List of Figures
Figure 1. KSZ8851SNL/SNLI Functional Diagram.................................................................................................................. 1
Figure 2. 32-Pin (5mm x 5mm) MLF
.................................................................................................................................. 10
Figure 3. Typical Straight Cable Connection ........................................................................................................................ 17
Figure 4. Typical Crossover Cable Connection .................................................................................................................... 18
Figure 5. Auto Negotiation and Parallel Operation ............................................................................................................... 19
Figure 6. SPI Interface to KSZ8851SNL ............................................................................................................................... 22
Figure 7. Internal I/O Register Read Timing ......................................................................................................................... 23
Figure 8. Internal I/O Register Write Timing ......................................................................................................................... 23
Figure 9. RXQ FIFO Read Timing......................................................................................................................................... 24
Figure 10. TXQ FIFO Write Timing ....................................................................................................................................... 24
Figure 11. Host TX Single Frame in Manual Enqueue Flow Diagram .................................................................................. 27
Figure 12. Host TX Multiple Frames in Auto- Enqueue Flow Diagram ................................................................................. 28
Figure 13. Host RX Single or Multiple Frames in Auto-Dequeue Flow Diagram .................................................................. 30
Figure 14. PHY Port 1 Near-end (Remote) and Host Far-end (Local) Loopback Paths....................................................... 32
Figure 15. SPI Interface Data Input Timing........................................................................................................................... 73
Figure 16. SPI Interface Data Output Timing........................................................................................................................ 73
Figure 17. Auto Negotiation Timing ...................................................................................................................................... 74
Figure 18. Reset Timing........................................................................................................................................................ 75
Figure 19. EEPROM Read Cycle Timing Diagram ............................................................................................................... 76
Figure 20. 32-Pin (5mm x 5mm) MLF
(QFN per JDEC) Package ...................................................................................... 78
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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