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參數(shù)資料
| 型號(hào)： | LAMXO640E-3TN144E |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 35/77頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 640LUTS 144TQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | LA-MachXO |
| 可編程類(lèi)型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 4.9ns |
| 電壓電源 - 內(nèi)部： | 1.14 V ~ 1.26 V |
| 宏單元數(shù)： | 320 |
| 輸入/輸出數(shù)： | 113 |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
| 包裝： | 托盤(pán) |
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3-14
DC and Switching Characteristics
Lattice Semiconductor
LA-MachXO Automotive Family Data Sheet
LA-MachXO Internal Timing Parameters
1
Over Recommended Operating Conditions
Parameter
Description
-3
Units
Min.
Max.
PFU/PFF Logic Mode Timing
tLUT4_PFU
LUT4 delay (A to D inputs to F output)
—
0.39
ns
tLUT6_PFU
LUT6 delay (A to D inputs to OFX output)
—
0.62
ns
tLSR_PFU
Set/Reset to output of PFU
—
1.26
ns
tSUM_PFU
Clock to Mux (M0,M1) input setup time
0.15
—
ns
tHM_PFU
Clock to Mux (M0,M1) input hold time
-0.07
—
ns
tSUD_PFU
Clock to D input setup time
0.18
—
ns
tHD_PFU
Clock to D input hold time
-0.04
—
ns
tCK2Q_PFU
Clock to Q delay, D-type register conguration
—
0.56
ns
tLE2Q_PFU
Clock to Q delay latch conguration
—
0.74
ns
tLD2Q_PFU
D to Q throughput delay when latch is enabled
—
0.77
ns
PFU Dual Port Memory Mode Timing
tCORAM_PFU
Clock to Output
—
0.56
ns
tSUDATA_PFU Data Setup Time
-0.25
—
ns
tHDATA_PFU
Data Hold Time
0.39
—
ns
tSUADDR_PFU Address Setup Time
-0.65
—
ns
tHADDR_PFU
Address Hold Time
0.99
—
ns
tSUWREN_PFU Write/Read Enable Setup Time
-0.30
—
ns
tHWREN_PFU Write/Read Enable Hold Time
0.47
—
ns
PIO Input/Output Buffer Timing
tIN_PIO
Input Buffer Delay
—
1.06
ns
tOUT_PIO
Output Buffer Delay
—
1.80
ns
EBR Timing (1200 and 2280 Devices Only)
tCO_EBR
Clock to output from Address or Data with no output
register
—
3.14
ns
tCOO_EBR
Clock to output from EBR output Register
—
0.75
ns
tSUDATA_EBR Setup Data to EBR Memory
-0.37
—
ns
tHDATA_EBR
Hold Data to EBR Memory
0.57
—
ns
tSUADDR_EBR Setup Address to EBR Memory
-0.37
—
ns
tHADDR_EBR
Hold Address to EBR Memory
0.57
—
ns
tSUWREN_EBR Setup Write/Read Enable to EBR Memory
-0.23
—
ns
tHWREN_EBR Hold Write/Read Enable to EBR Memory
0.36
—
ns
tSUCE_EBR
Clock Enable Setup Time to EBR Output Register
0.27
—
ns
tHCE_EBR
Clock Enable Hold Time to EBR Output Register
-0.18
—
ns
tRSTO_EBR
Reset To Output Delay Time from EBR Output Regis-
ter
—
1.44
ns
PLL Parameters (1200 and 2280 Devices Only)
tRSTREC
Reset Recovery to Rising Clock
—
1.00
ns
tRSTSU
Reset Signal Setup Time
1.00
—
ns
1. Internal parameters are characterized but not tested on every device.
Rev. A 0.19
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LAMXO640C-3TN144E | IC FPGA AUTO 640LUTS 144TQFP |
| VE-JWW-CW-B1 | CONVERTER MOD DC/DC 5.5V 100W |
| TAP105M050CRW | CAP TANT 1UF 50V 20% RADIAL |
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| MAX1806EUA33/V+ | IC REG LDO 3.3V/ADJ .5A 8UMAX |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LAMXO640LUTSC-3FTN256E | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LA-MachXO Automotive Family Data Sheet |
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| LAMXO640LUTSE-3FTN256E | 制造商:LATTICE 制造商全稱(chēng):Lattice Semiconductor 功能描述:LA-MachXO Automotive Family Data Sheet |
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