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參數(shù)資料
| 型號： | MC68376BGVFT20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 125/434頁 |
| 文件大?。?/td> | 6093K |
| 代理商： | MC68376BGVFT20 |
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MOTOROLA
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE
MC68336/376
8-28
USER’S MANUAL
If the QADC FRZ bit is set to one and the IMB FREEZE line is asserted while a periodic
or interval timer mode is selected, the timer is reset after the current conversion
completes. When a periodic or interval timer mode has been enabled (the timer is
counting), but a trigger event has not been issued, freeze mode takes effect immedi-
ately, and the timer is held in reset. When the IMB FREEZE line is negated, the timer
starts counting from zero.
8.12.6 Control and Status Registers
The following paragraphs describe the control and status registers. The QADC has
three control registers and one status register. All of the implemented control register
fields can be read or written. Reserved locations read zero and writes have no effect.
The control registers are typically written once when software initializes the QADC and
are not changed afterwards. Refer to D.5.6 QADC Control Registers for register and
bit descriptions.
8.12.6.1 Control Register 0 (QACR0)
Control register QACR0 establishes the QCLK with prescaler parameter fields and de-
fines whether external multiplexing is enabled.
8.12.6.2 Control Register 1 (QACR1)
Control register QACR1 is the mode control register for queue 1. Applications software
defines the operating mode for the queue, and may enable a completion and/or pause
interrupt. The SSE1 bit may be written to one or zero but always reads zero.
8.12.6.3 Control Register 2 (QACR2)
Control register QACR2 is the mode control register for queue 2. Applications software
defines the operating mode for the queue, and may enable a completion and/or pause
interrupt. The SSE2 bit may be written to one or zero but always reads zero.
8.12.6.4 Status Register (QASR)
The status register QASR contains information about the state of each queue and the
current A/D conversion. Except for the four flag bits (CF1, PF1, CF2, and PF2) and the
two trigger overrun bits (TOR1 and TOR2), all of the status register fields contain read-
only data. The four flag bits and the two trigger overrun bits are cleared by writing a
zero to the bit after the bit was previously read as a one.
8.12.7 Conversion Command Word Table
The CCW table is a 40-word long, 10-bit wide RAM, which can be programmed to
request conversions of one or more analog input channels. The entries in the CCW
table are 10-bit conversion command words. The CCW table is written by software and
is not modified by the QADC. Each CCW requests the conversion of an analog chan-
nel to a digital result. The CCW specifies the analog channel number, the input sample
time, and whether the queue is to pause after the current CCW. Refer to D.5.8 Con-
version Command Word Table for register and bit descriptions.
336376UMBook Page 28 Friday, November 15, 1996 2:09 PM
相關(guān)PDF資料 |
PDF描述 |
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| MC68340RP16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PPGA145 |
| MC68340FE8V | 32-BIT, 8.39 MHz, MICROCONTROLLER, CQFP144 |
| MC68340CFT16E | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
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參數(shù)描述 |
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