參數(shù)資料
型號(hào)： MC68HC08SR12
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： M68HC08 Microcontrollers
中文描述： M68HC08系列微控制器
文件頁(yè)數(shù)： 359/404頁(yè)
文件大?。?/td> 1666K
代理商： MC68HC08SR12
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Low-Voltage Inhibit (LVI)
Functional Description
MC68HC908SR12MC68HC08SR12 — Rev. 5.0
Data Sheet
Freescale Semiconductor
Low-Voltage Inhibit (LVI)
359
NOTE:
After a power-on reset (POR) the LVI’s default mode of operation is 3V.
If a 5V system is used, the user must set the LVI5OR3 bit to raise the
trip point to 5V operation. Note that this must be done after every power-
on reset since the default will revert back to 3V mode after each power-
on reset. If the V
DD
supply is below the 5V mode trip voltage but above
the 3V mode trip voltage when POR is released, the MCU will operate
because V
TRIPF
defaults to 3V mode after a POR. So, in a 5V system
care must be taken to ensure that V
DD
is above the 5V mode trip voltage
after POR is released.
NOTE:
If the user requires 5V mode and sets the LVI5OR3 bit after a power-on
reset while the V
DD
supply is not above the V
TRIPF
for 5V mode, the
MCU will immediately go into reset. The LVI in this case will hold the
MCU in reset until either V
DD
goes above the rising 5V trip point, V
TRIPR
,
which will release reset or V
DD
decreases to approximately 0V which will
re-trigger the power-on reset and reset the trip point to 3V operation.
LVISTOP, LVIPWRD, LVI5OR3, and LVIRSTD are in the configuration
register 1 (CONFIG1). See
Section 5. Configuration and Mask Option
Registers (CONFIG & MOR)
for details of the LVI’s configuration bits.
Once an LVI reset occurs, the MCU remains in reset until V
DD
rises
above a voltage, V
TRIPR
, which causes the MCU to exit reset. See
9.4.2.5 Low-Voltage Inhibit (LVI) Reset
for details of the interaction
between the SIM and the LVI. The output of the comparator controls the
state of the LVIOUT flag in the LVI status register (LVISR).
An LVI reset also drives the RST pin low to provide low-voltage
protection to external peripheral devices.
22.4.1 Polled LVI Operation
In applications that can operate at V
DD
levels below the V
TRIPF
level,
software can monitor V
DD
by polling the LVIOUT bit. In the configuration
register 1 (CONFIG1), the LVIPWRD bit must be at logic 0 to enable the
LVI module, and the LVIRSTD bit must be at logic 1 to disable LVI
resets.
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